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IC技术圈期刊文章分类

类别： FPGA(146) 前端(68) 验证(44) 后端(42) 嵌入式(2) 自动化(7) 模拟(8) 求职就业(80) 管理(5) 软件(4) 按月份

AXI中WRAP边界计算方式

#前端 #总线协议 #AXI #边界计算

Verilog代码设计之 “神精匠工”

#前端 #Verilog

#前端 #tcp #udp #概念和对比

Verilog有什么奇技淫巧？

#前端 #Verilog

基于CORDIC的加减乘除及三角函数实现

#前端 #CORDIC

读书笔记 | Design Rot -1

#前端 #IC设计

备战秋招[五]-下

#前端 #异步FIFO

时钟切换中的glitch

#前端 #时钟切换 #glitch

“ 一网打尽 ” 二进制、格雷码、独热码编码方式

#前端 #格雷码 #独热码

Verilog实现全并行比较算法

#前端 #Verilog

电赛专题 | G题-双路语音同传

#前端 #电子设计大赛 #G题-双路语音同传

【世界读书日】：推荐一本Verilog书籍，让技术面先胜半招

#前端 #Verilog

数字芯片实验室

IC前端怎么面？赶紧拿个小本本记下来！附2020最全IC校招薪资！

#求职就业 #前端 #面试流程 #校招

常见的AXI总线仲裁器概述

#前端 #总线 #仲裁

RISC-V发展现状

#前端 #RISC-V发展现状

#前端 #RISC-V资料

如何将算法代码“翻译”成Verilog？

#前端 #Verilog

数字IC设计工程师的一天是怎么样的？

#求职就业 #前端

Matlab系列之运算符和标点符号的功能介绍

#前端 #Matlab #运算符 #标点符号

Matlab系列之程序控制

#前端 #Matlab #程序控制结构

AXI总线，关于“贩毒交易”“火车”“马匪”的故事<一>

#前端 #AXI总线 #IC验证 #协议

Linux下VCS和Verdi的联合仿真

#前端 #VCS #Verdi

AMBA、AHB、APB、AXI总线介绍及对比

#前端 #AXI #AMBA #AHB #APB

有限域的基本概念和质数、不可分解多项式的搜寻算法

#前端 #有限域 #质数 #多项式

VCS与Verdi的联合仿真

#前端 #VCS #Verdi

通信协议之uart简析

#前端 #uart

关于 RISC-V 架构下 RTOS 的一些知识

#前端 #RISC-V #ARM #RTOS

AXI4协议详解（一）

#前端 #AMBA #AXI4

什么是小黄鸭调试法？

#前端 #ASIC #FPGA

硬件设计之 Distributed Arithmetic 一例

#前端 #硬件算法

Audio ABC | CD为何是44.1KHz采样率？

#前端 #音频 #采样率 #Audio

从零开始写RISC-V处理器

#前端 #RISC-V

一种数字delayline的设计方案

#前端 #delayline #dll

AXI4从机写过程的实现

#前端 #AXI4

AXI4从机读过程的实现

#前端 #AXI4

AXI4总线内存式从机的实现

#前端 #AXI4

AXI4总线外设式从机的实现

#前端 #AXI4

如何优化一个设计

#前端 #ASIC #FPGA

Latch | Timing Borrowing

#前端 #Design#Latch

码农的假期

Synopsys全套docker镜像使用指南

#前端 #docker #EDA软件 #教程

IC前端设计技能树及相关资料推荐

#前端 #IC #前端 #技能树 #推荐 #资料 #书籍

本文给出了IC前端工程师的技能树以及相关书籍推荐，里面推荐的每一份资料和书籍都有下载链接。

常用电路设计——“分频电路”

#前端 #数字IC #前端 #Verilog #偶数分频 #奇数分频 #小数分频 #求职 #手撕代码

本文分享了数字电路中设计常见的时钟分频电路设计，包括偶数分频、奇数分频、小数分频，除了从Verilog代码的角度给出分频电路的设计思路之外，本文还提供了直接从逻辑电路角度出发的设计方法。

数字IC剑指offer

静态时序分析圣经翻译计划

#前端 #STA #时序分析

Static Timing Analysis for Nanometer Designs:A Practical Approach

数字IC 笔试面试常见题型

#求职就业 #笔试面试 #数字前端

数字IC前端常见面试问题

Win10 WSL + Linux 开源 EDA（一）

#前端 #开源 #工作环境

本系列文章首先介绍 WSL 的安装和使用技巧，然后尝试在 WSL 的 Linux 发行版上搭建一个完全开源的 EDA 环境，以方便朋友们在一个完全合法的软件环境中去学习和研究 IC 和 EDA 相关的技术。

格雷码也不能完全异步处理

#前端 #design#异步FIFO

异步路径也不是完全就可以不用约束了…

码农的假期

数字IC前端设计/FPGA设计必备知识——“常识”

#前端 #数字IC #芯片 #fpga #设计

数字IC/FOGA设计基础知识，各自对照，查漏补缺。

数字IC前端设计学习交流

数字系统仿真验证方法 —— 华山论剑

#前端 #数字IC#仿真#验证#IP设计

数字IP/IC仿真验证方法梳理。

写Verilog如何做到心中有电路？

#前端 #ASIC #Verilog

学习Verilog的五个阶段 00：心中无电路，代码无电路 01：心中有电路，代码无电路 10：心中有电路，代码有电路 11：心中无电路，代码有电路 00：心中无电路，代码无电路

SoC设计之功耗 - RTL功耗计算

#前端 #SoC #功耗

结合工具介绍RTL功耗计算和优化的概念及方法

门控时钟_Clock Gating

#前端 #门控时钟#Clock Gating#功耗

本次简要讨论数字IP/IC设计中非常成熟的降功耗技术。

数字IC前端设计学习交流

ARM系列 -- PCSA（一）

#前端 #ARM #PCSA

在ARM体系中玩转SoC功耗设计

ARM系列 -- PCSA（二）

#前端 #ARM #PCSA

在ARM体系中玩转SoC功耗设计

ARM系列 -- 异常和特权

#前端 #ARM #异常

ARM中的异常和特权

低功耗技术（一）动态功耗与静态功耗

#前端 #低功耗技术

此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，今天主要介绍一下IC设计中最重要的低功耗技术

Andy的ICer之路

低功耗技术（二）常见的低功耗技术

#前端 #低功耗技术

此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，今天主要介绍一下IC设计中最重要的低功耗技术

Andy的ICer之路

如何使用PT对电路进行功耗分析

#前端 #功耗分析#PT

此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，这篇文章主要介绍如何使用PT对电路进行功耗分析，并提供PT脚本

Andy的ICer之路

GVIM中的变量替换

#前端 #GVIM工具使用

此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，这篇文章主要介绍GVIM中的变量替换

Andy的ICer之路

从时钟结构上解决multi clock之间的balance矛盾

#前端 #CTS #时钟 #结构

给出了时钟结构设计的一个小方法，能够避免在CTS阶段多时钟之间的balance矛盾，消除CTS-1902警告，有利于减小clock skew，从而加快时序收敛。

ARM系列 --中断（一）

#前端 #ARM

探究ARM中断

ARM系列 -- 中断（二）

#前端 #ARM

探究ARM中断

ARM系列 -- 中断（三）

#前端 #ARM

探究ARM中断

【一】基于Montgomery算法的高速、可配置RSA密码IP核硬件设计系列

#前端 #RSA #蒙哥马利 #IP设计

主要基于FPGA进行相关的硬件设计，也可以采用ASIC，对于硬件初学者来说，是一个很值得学习的地方，包括第八部分相关的加法器的实现；一些算法的硬件实现；一些随机数的产生；抵抗侧信道攻击的算法；SOC相关的AXI总线等；一些密码学的相关知识，如大数模乘、模幂。相关的软件的使用，如Vivado，Verdi，VCS等，语言的掌握，如Verilog，Python，SystemVerilog，C等

“硬件加速方法”第四轮MOOC将于2月26日开放

#前端 EDA#芯片#

“芯动力——硬件加速设计方法”是目前MOOC课程中少有的几门讲授工业界主流ASIC、SOC设计技术的课程，于2019年12月在“中国大学MOOC”平台上线，迄今已经完成了三轮授课，选课人数逾6000多人。课程前三轮好评度为4.8星。第四轮课程即将于2月26日开课，欢迎对数字芯片设计与FPGA设计技术感兴趣的同学选课！本轮依然会为成绩最高分的同学送出奖品，具体奖品请后续关注课程公告。

网络交换FPGA

CDC(一) 总线全握手跨时钟域处理

#前端 #前端 #CDC跨时钟域

本文以一个总线全握手跨时钟域处理为例解析，单bit和多bit跨时钟处理。这里需要注意是多bit含义比较广泛和总线不是一个概念，如果多个bit之间互相没有任何关系，其实，也就是位宽大于1的单bit跨时钟处理问题，如果多个bit之间有关系，作为一个整体，那么我们就叫做总线。因此，大家常说的“多bit跨时钟处理”也就是总线跨时钟处理。

CDC(二) 单bit 脉冲跨时钟域处理

#前端 #CDC跨时钟域

在设计脉冲同步器电路时有一个易错点，就是少了图中的红色椭圆的D触发器，这会可能导致脉冲同步器同步失败。这是因为脉冲展宽后信号是组合逻辑直接进行了单bit同步器（s2d sync）跨时钟域处理，而组合逻辑输出是有毛刺的，这样单bit同步器可能会采到毛刺导致多采现象。

使用Verdi的小技巧（二）

#前端 #eda工具技巧 #verilog仿真

用Verdi分析Verilog仿真的信号调度。

低功耗技术（三）UPF的使用

#前端 #UPF#低功耗

介绍UPF的基本使用

Andy的ICer之路