IC技术圈期刊 文章分类

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常用电路设计——“分频电路”
#前端  #数字IC  #前端  #Verilog  #偶数分频  #奇数分频  #小数分频  #求职  #手撕代码 
本文分享了数字电路中设计常见的时钟分频电路设计,包括偶数分频、奇数分频、小数分频,除了从Verilog代码的角度给出分频电路的设计思路之外,本文还提供了直接从逻辑电路角度出发的设计方法。
数字IC剑指offer
SystemVerilog与功能验证方法学
#验证  #FPGA  #UVM  #SystemVerilog 
介绍SyetemVerilog与功能验证技术和方法学,为有效提高验证效率找方法。
科学文化人
写Verilog如何做到心中有电路?
#前端  #ASIC  #Verilog 
学习Verilog的五个阶段 00:心中无电路,代码无电路 01:心中有电路,代码无电路 10:心中有电路,代码有电路 11:心中无电路,代码有电路 00:心中无电路,代码无电路
硅农
SystemVerilog与功能验证方法学
#FPGA  #FPGA  #UVM  #SystemVerilog  #芯片 
介绍SystemVerilog与功能验证技术和方法学,为有效提高验证效率找方法。
科学文化人
Verilog代码设计之时分复用
#FPGA  #ASIC  #Verilog 
复用虽好,但也要适时、适度。
硅农
如何写出高覆盖率的Verilog代码?
#前端  #ASIC  #Verilog 
芯片前端工程中,测试验证的核心理念:以提高覆盖率为核心。
硅农
验证仿真提速系列--SystemVerilog编码层面提速的若干策略
#验证  #SystemVerilog  #UVM 
随着设计复杂度和规模增加,验证平台复杂度跟着增加。验证平台的仿真速度问题成为验证过程中一个重要问题…
杰瑞IC验证
如何写出让同事无法维护的Verilog代码?
#前端  #ASIC  #Verilog 
对,你没看错,本文就是教你怎么写出让同事无法维护的代码。
硅农
Verilog基础(上)
#前端  #Verilog基础 
本文主要讲述日常在RTL Coding 时高频出现的几个关键词,熟练掌握不仅可以使得代码简洁,而且效率也可以大大提升。本文介绍的关键词有:parameter、localparam、`define、`ifdef `else `endif generate、for、function和`include。
FPGA自习室
数字IC/FPGA:使用带参数的define 宏定义?
#FPGA  #Verilog  #define  #类函数宏定义 
最近发现在一些RTL设计中用到了类函数宏定义的方法定义一些参数,在以前的了解中,基于Verilog的开发只能定义常量宏,这是使用system verilog的缘故,因其结合了大部分Verilog 和 C的语法,使得system verilog 在使用时更加灵活,而且可综合的system verilog(sv)是可以替代Verilog的,特别是在简化接口方面。
FPGA自习室
SystemVerilog | UVM | Phase机制基础
#验证  #SystemVerilog  #UVM  #芯片验证 
Phase机制在基于UVM的仿真中尤其重要,它是整个仿真周期中的同步机制。本文将介绍Phase的基础部分,包括Phase的概念、框架和应用实例。
芯片学堂
SystemVerilog | UVM | 深入Phase机制,看懂Phase机制实现原理
#验证  #SystemVerilog  #UVM  #芯片验证 
本文将在前面介绍Phase机制基本内容的基础上,到源代码中去了解Phase机制的实现方式,并且将尽可能以可视化的方式来呈现Phase机制源码的实现逻辑,属于Phase机制进阶篇。
芯片学堂
SystemVerilog | UVM | 精讲RAL寄存器模型基础
#验证  #SystemVerilog  #UVM  #芯片验证 
RAL(Register Abstract Layer,寄存器抽象层),通常也叫寄存器模型,顾名思义就是对寄存器这个部件的建模。本文要介绍的内容,包括对UVM寄存器模型的概述,如何构建寄存器模型,以及如何将寄存器模型集成到验证环境中。
芯片学堂
SystemVerilog | UVM | RAL寄存器模型操作图鉴
#验证  #SystemVerilog  #UVM  #芯片验证 
本文将展开介绍寄存器模型访问上的一些话题,包括寄存器域段的成员值、寄存器的前后门访问以及具体各种访问方法图示。
芯片学堂
SystemVerilog中队列的越界访问
#验证  #SystemVerilog  #queue 
通过示例说明SystemVerilog中的队列越界访问及注意事项
硅芯思见
SystemVerilog中有界无界的队列
#验证  #SystemVerilog  #queue 
示例SystemVerilog中有界和无界队列的使用注意事项
硅芯思见
动态数组的创建不一定非要new[]
#验证  #SystemVerilog  #dynamic_array 
通过示例说明动态数组的一些使用方法
硅芯思见
SystemVerilog | UVM | RAL寄存器模型操作图鉴
#验证  #SystemVerilog  #UVM  #芯片验证 
寄存器模型操作,指的是通过寄存器模型对RTL中寄存器进行读写访问,或者同步寄存器模型与RTL中寄存器的值。本文将展开介绍寄存器模型访问上的一些内容,包括寄存器域段的成员值、寄存器的前后门访问以及具体各种访问方法图示。
芯片学堂
SystemVerilog | 脱离代码谈芯片验证关键指标:覆盖率
#验证  #SystemVerilog  #UVM  #芯片验证 
验证覆盖率(Verification Coverage)的存在是为了试图回答这样一个问题:“你怎么知道验证已经完成?” 实际上,就算验证覆盖率达到了100%,从逻辑上也不能保证当前的验证是完备的。只不过,100%的验证覆盖率,可以让工程团队对即将tape out的芯片增添不少信心。本文将重点厘清覆盖率相关的概念,以及在芯片开发流程中跟覆盖率相关的事项。
芯片学堂
芯片开发必备工具 | 正则表达式(RegularExpression)使用指南
#前端  #SystemVerilog  #UVM  #芯片验证 
在芯片开发过程中,正则表达式的使用非常常见。初次上手晦涩难懂,多用几次爱不释手!本文将概述正则表达式以及实用的匹配规则,并给出使用表达式的辅助工具:CheatSheet和在线测试工具。获取全文高清图片,可在公众号后台直接回复“正则表达式”获得下载链接。
芯片学堂
基于FPGA的电子计算器系统设计(附代码)
#FPGA  #电子硬件  #实操  #Verilog HDL  #代码分享 
在国外,电子计算器在集成电路发明后,只用短短几年时间就完成了技术飞跃,经过激烈的市场竞争,现在的计算器技术己经相当成熟。计算器已慢慢地脱离原来的“辅助计算工具”的功能定位,正在向着多功能化、可编程化方向发展,在各个领域都得到了广泛的应用。
FPGA技术江湖
验证仿真提速系列--认识“时间”与平台速度定量分析
#验证  #VCS  #SystemVerilog 
…我们今天围绕“时间”这个主题,首先讨论了验证仿真中的“3个时间”建立了基础认知,接着明确了平台提速到底要提哪个时间?最后以vcs工具举例了怎么收集和分析相关信息…
杰瑞IC验证
SystemVerilog中clocking block中的输入偏差和输出偏差
#验证  #SystemVerilog  #Interface  #Skew 
示例说明SystemVerilig中interfae中clocking block的输入输出偏差
硅芯思见
SystemVerilog中格式化输出域宽(field width)如何设置
#前端  #SystemVerilog  #Field Width 
在使用$display等方法格式化显示数据时,经常需要指定显示数据的对齐方式,一般情况下会在百分号(%)和指定基数之间通过指定域宽(field width)实现要显示数据的对齐格式。本文将示例field width在格式化显示中的使用方法。
硅芯思见
SystemVerilog中相互“嵌套”的队列和动态数组
#验证  #SystemVerilog  #Queue  #Dynamic array 
本文示例实现队列和数组之间的相互嵌套存储
硅芯思见
SystemVerilog类中方法定义在类外的那些事儿
#验证  #SystemVerilog  #extern  #method 
在SystemVerilog中所有类的方法都可以定义于类内,也可以定义于类外。一般将比较复杂的方法的实现放在类外,这样可以增加代码的可读性,而比较简单的方法在类内实现。本文通过示例说明外部方法使用注意事项
硅芯思见
从Verilog PLI到SystemVerilog DPI的演变
#软件  #Verilog  #SystemVerilog  #PLI  #DPI  #API 
聊一聊从Verilog PLI发展到SystemVerilog DPI都经历过哪些变化
ICer消食片
SystemVerilog中program提前结束仿真
#验证  #SystemVerilog  #program 
在SystemVerilog中,增加了program...endprogram用于将测试代码集成在其中,从而区分RTL设计代码和测试平台代码在time-slot中执行的区域,其与module...endmodule用法类似,但是还是有些差异,如果使用不当可能会出现一些不期望的问题,本文将主要针对program提前结束仿真的行为与module进行对比说明。
硅芯思见
SystemVerilog中unpacked数组的assignment pattern
#验证  #SystemVerilog  #Assignment 
本文示例SystemVerilog中unpacked数组的赋值方式
硅芯思见
SystemVerilog中的生命周期lifetime
#验证  #SystemVerilog  #lifetime 
本文通过示例带着读者一并了解SystemVerilog中的生命周期到底是怎么回事,并且给出了对应的使用总结
硅芯思见
硅芯思见:SystemVerilog类中的静态方法和属性
#验证  #SystemVerilog  #Static Method 
在SystemVerilog中关于方法有两种“static”,一种是具有静态生命周期的方法(参见《SystemVerilog中的生命周期lifetime》),另一种则是静态的方法,两种“static”方法在声明时“static”关键字所处的位置是不同的,本文将主要针对静态方法进行说明。在SystemVerilog中,类中方法的生命周期是动态的(automatic lifetime),不能将类中的方法声明为具有静态的生命周期,但是可以将类中的方法声明为静态方法(static method),那么这种静态方法有哪些特点和使用注意事项呢?本文我们将通过示例进行说明。
硅芯思见
源码系列:基于FPGA的红外线遥控系统设计(附源工程)
#FPGA  #Verilog HDL  #红外线遥控系统  #系统设计  #源码分享 
红外线遥控是目前使用最广泛的一种通信和遥控手段。由于红外线遥控装置具有体积小、功耗低、功能强、成本低等特点,因而,继彩电、录像机之后,在录音机、音响设备、空调机以及玩具等其它小型电器装置上也纷纷采用红外线遥控。现在工业设备中,也已经广泛在使用。红外遥控系统主要由红外的发送装置和接收装置组成,发送装置可由按键,编码模块,发射电路等组成,接收装置由红外接收电路,遥控,解码模块等组成,此次设计我们用到的硬件平台式是Altera的DE1_SOC,晶振为50MHZ。
FPGA技术江湖
SystemVerilog | UVM | Sequence的仲裁和锁定,还有要避开UVM的bug
#验证  #UVM  #SystemVerilog  #Sequence 
比较多的干货,也偏保姆级,介绍Sequence之间发生竞争的时候,我们需要或者说可以做些什么,包括如何配置sequence的仲裁算法和优先级、如何让sequence占用sequencer(这个地方UVM 1.2有个bug),以及如何中断sequence的执行。
芯片学堂