NanDigits | IC技术圈

微信公众号：NanDigits

#后端 #ECO #LEC

尽管在全同步数字电路设计中建议禁止用latch，但latch在数字设计中还是有一些优势，比如面积比dff小、可以利用latch来borrow setup timing、保持数据bus、或者是实现特殊的异步锁存电路，所以在实际项目中还是偶尔会在网表里见到latch。ICG（Integrated Clock Gate集成门控时钟）也是一种latch的应用，利用latch来消除时钟毛刺。但是在做lec和eco时，普通latch与icg却需要不同的处理。

NanDigits

时序（Timing）对功能ECO有多重要

#自动化 #功能ECO

功能ECO主要指当RTL更新后对后端APR网表做的功能方面的改动。功能ECO可以由手工或者自动化工具完成，得到ECO网表。再由后端布局布线工具（如ICC2、Innovus）读入ECO网表，进行ECO Place和ECO Route。时序ECO主要指为了解决后端ECO Route时的setup和hold时序违例，可以用后端工具指令、外部工具（本厂或者第三方）、人工替换Cell、优化DRC等方法完成。

NanDigits

【IC技术圈专栏】Accelerating ECOs in SOC Design

#前端 #综合 #ECO #大芯片

When a functional ECO is required, and it pertains to a specific sub-module, the design team aims to restrict the ECO to that particular sub-module rather than initiating synthesis for the entire design.

NanDigits

Innovus里如何插入GFILL和GA网表ECO流程

#后端 #innovus #eco #GFILL #GACells

本文介绍在Innovus里插入GFILL、Gate Array Verilog网表ECO flow。

NanDigits

用NanDigits GOF来做网表的DFT DRC的检查

#中端 #DFT #DFTDRC

GOF ECO内置了方便快捷的DFT DRC（Design Rule Check）方案，让芯片设计工程师做芯片功能ECO时不需要因DFT问题而考虑折中。GOF DFT DRC工具可以检查扫描链中的问题，或者手工ECO造成误操作，如shift enable pin误接到0。

NanDigits

用NanDigits GOF来指导Synopsys Formality过signoff LEC

#中端 #formality #lec

用Formality做大规模设计的RTL vs APR ECO网表的signoff等价性检查通常难度很大。即使有svf的帮助也会经常不过，因为这时我们一共有两到三个svf：老RTL综合的svf，新RTL综合的svf，后端icc2优化产生svf（如果用icc2做后端实现），还有新旧两版rtl diff差异的svf。这些svf同时被读进formality后，有些accept，有些reject，这些reject通常很难一条一条的拿出来review为什么会被reject。另一方面，由于dft、（icc2以外的）后端工具优化、自动或者手工eco等都会导致formality不能正确mapping。

NanDigits

NanDigits GOF人工智能辅助芯片功能ECO决策

#中端 #ECO #EDA #AI

ECO算法，尤其在功能ECO领域，涉及许多阶段，每个阶段都需要从一组潜在候选结果中选择最佳结果。这些阶段也包括关键点映射（keypoint mapping），算法必须比较参考网表和实现网表之间的数百个关键点对（keypoint pairs），以确定正确的mapping关系。同样，在端口反相检查时，算法必须确定数百个端口的相位是否有反相。这些操作是计算密集型的，不容易并行化，从而导致处理时间很长。这就是AI发挥作用的地方，ai提供了一个解决方案，从历史ECO数据中提取有意义的pattern。通过从过去的决策中学习，AI可以在新决策时提供智能的指导，从而大大提高效率。

NanDigits

IC技术圈期刊 文章分类

IC技术圈期刊文章分类