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[systemverilog]reg、wire、var和logic傻傻分不清
#验证  #SystemVerilog  #语法  #两态四态 
数字IC小站
SystemVerilog的一个简单验证demo
#验证  #SystemVerilog  #demo 
数字IC小站
SystemVerilog和UVM到底是啥关系?
#验证  #SystemVerilog  #UVM 
数字芯片实验室
SystemVerilog面试题(26-30)
#求职就业  #笔试面试  #验证  #SystemVerilog 
数字芯片实验室
用SV写一个蒙哥马利算法的参考模型
#验证  #参考模型  #SystemVerilog 
摸鱼范式
使用SystemVerilog简化FPGA中的接口
#FPGA  #SystemVerilog  #简化接口 
科学计算Tech
人人都会用到,但是大部分人不清楚是什么的“神秘空间”
#验证  #SystemVerilog 
杰瑞IC验证
SystemVerilog与功能验证方法学
#验证  #FPGA  #UVM  #SystemVerilog 
介绍SyetemVerilog与功能验证技术和方法学,为有效提高验证效率找方法。
科学文化人
SystemVerilog与功能验证方法学
#FPGA  #FPGA  #UVM  #SystemVerilog  #芯片 
介绍SystemVerilog与功能验证技术和方法学,为有效提高验证效率找方法。
科学文化人
验证仿真提速系列--SystemVerilog编码层面提速的若干策略
#验证  #SystemVerilog  #UVM 
随着设计复杂度和规模增加,验证平台复杂度跟着增加。验证平台的仿真速度问题成为验证过程中一个重要问题…
杰瑞IC验证
SystemVerilog | UVM | Phase机制基础
#验证  #SystemVerilog  #UVM  #芯片验证 
Phase机制在基于UVM的仿真中尤其重要,它是整个仿真周期中的同步机制。本文将介绍Phase的基础部分,包括Phase的概念、框架和应用实例。
芯片学堂
SystemVerilog | UVM | 深入Phase机制,看懂Phase机制实现原理
#验证  #SystemVerilog  #UVM  #芯片验证 
本文将在前面介绍Phase机制基本内容的基础上,到源代码中去了解Phase机制的实现方式,并且将尽可能以可视化的方式来呈现Phase机制源码的实现逻辑,属于Phase机制进阶篇。
芯片学堂
SystemVerilog | UVM | 精讲RAL寄存器模型基础
#验证  #SystemVerilog  #UVM  #芯片验证 
RAL(Register Abstract Layer,寄存器抽象层),通常也叫寄存器模型,顾名思义就是对寄存器这个部件的建模。本文要介绍的内容,包括对UVM寄存器模型的概述,如何构建寄存器模型,以及如何将寄存器模型集成到验证环境中。
芯片学堂
SystemVerilog | UVM | RAL寄存器模型操作图鉴
#验证  #SystemVerilog  #UVM  #芯片验证 
本文将展开介绍寄存器模型访问上的一些话题,包括寄存器域段的成员值、寄存器的前后门访问以及具体各种访问方法图示。
芯片学堂
SystemVerilog中队列的越界访问
#验证  #SystemVerilog  #queue 
通过示例说明SystemVerilog中的队列越界访问及注意事项
硅芯思见
SystemVerilog中有界无界的队列
#验证  #SystemVerilog  #queue 
示例SystemVerilog中有界和无界队列的使用注意事项
硅芯思见
动态数组的创建不一定非要new[]
#验证  #SystemVerilog  #dynamic_array 
通过示例说明动态数组的一些使用方法
硅芯思见
SystemVerilog | UVM | RAL寄存器模型操作图鉴
#验证  #SystemVerilog  #UVM  #芯片验证 
寄存器模型操作,指的是通过寄存器模型对RTL中寄存器进行读写访问,或者同步寄存器模型与RTL中寄存器的值。本文将展开介绍寄存器模型访问上的一些内容,包括寄存器域段的成员值、寄存器的前后门访问以及具体各种访问方法图示。
芯片学堂
SystemVerilog | 脱离代码谈芯片验证关键指标:覆盖率
#验证  #SystemVerilog  #UVM  #芯片验证 
验证覆盖率(Verification Coverage)的存在是为了试图回答这样一个问题:“你怎么知道验证已经完成?” 实际上,就算验证覆盖率达到了100%,从逻辑上也不能保证当前的验证是完备的。只不过,100%的验证覆盖率,可以让工程团队对即将tape out的芯片增添不少信心。本文将重点厘清覆盖率相关的概念,以及在芯片开发流程中跟覆盖率相关的事项。
芯片学堂
芯片开发必备工具 | 正则表达式(RegularExpression)使用指南
#前端  #SystemVerilog  #UVM  #芯片验证 
在芯片开发过程中,正则表达式的使用非常常见。初次上手晦涩难懂,多用几次爱不释手!本文将概述正则表达式以及实用的匹配规则,并给出使用表达式的辅助工具:CheatSheet和在线测试工具。获取全文高清图片,可在公众号后台直接回复“正则表达式”获得下载链接。
芯片学堂
验证仿真提速系列--认识“时间”与平台速度定量分析
#验证  #VCS  #SystemVerilog 
…我们今天围绕“时间”这个主题,首先讨论了验证仿真中的“3个时间”建立了基础认知,接着明确了平台提速到底要提哪个时间?最后以vcs工具举例了怎么收集和分析相关信息…
杰瑞IC验证
SystemVerilog中clocking block中的输入偏差和输出偏差
#验证  #SystemVerilog  #Interface  #Skew 
示例说明SystemVerilig中interfae中clocking block的输入输出偏差
硅芯思见
SystemVerilog中格式化输出域宽(field width)如何设置
#前端  #SystemVerilog  #Field Width 
在使用$display等方法格式化显示数据时,经常需要指定显示数据的对齐方式,一般情况下会在百分号(%)和指定基数之间通过指定域宽(field width)实现要显示数据的对齐格式。本文将示例field width在格式化显示中的使用方法。
硅芯思见
SystemVerilog中相互“嵌套”的队列和动态数组
#验证  #SystemVerilog  #Queue  #Dynamic array 
本文示例实现队列和数组之间的相互嵌套存储
硅芯思见
SystemVerilog类中方法定义在类外的那些事儿
#验证  #SystemVerilog  #extern  #method 
在SystemVerilog中所有类的方法都可以定义于类内,也可以定义于类外。一般将比较复杂的方法的实现放在类外,这样可以增加代码的可读性,而比较简单的方法在类内实现。本文通过示例说明外部方法使用注意事项
硅芯思见