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CDC(一) 总线全握手跨时钟域处理
#前端  #前端  #CDC跨时钟域 
本文以一个总线全握手跨时钟域处理为例解析,单bit和多bit跨时钟处理。这里需要注意是多bit含义比较广泛和总线不是一个概念,如果多个bit之间互相没有任何关系,其实,也就是位宽大于1的单bit跨时钟处理问题,如果多个bit之间有关系,作为一个整体,那么我们就叫做总线。因此,大家常说的“多bit跨时钟处理”也就是总线跨时钟处理。
FPGA自习室
CDC(二) 单bit 脉冲跨时钟域处理
#前端  #CDC跨时钟域 
在设计脉冲同步器电路时有一个易错点,就是少了图中的红色椭圆的D触发器,这会可能导致脉冲同步器同步失败。这是因为脉冲展宽后信号是组合逻辑直接进行了单bit同步器(s2d sync)跨时钟域处理,而组合逻辑输出是有毛刺的,这样单bit同步器可能会采到毛刺导致多采现象。
FPGA自习室
FPGA逻辑设计回顾(6)多比特信号的CDC处理方式之异步FIFO
#FPGA  #CDC 
本文更新了过去对该主题的设计!具体搜我的有关异步FIFO的博客,李锐博恩。
FPGA LAB
FPGA逻辑设计回顾(8)单比特信号的CDC处理方式之Toggle同步器
#FPGA  #CDC 
本文作为本系列CDC的最后一篇吧,作为前几篇有关CDC处理的文章的补充,更多主题可前往我的博客:李锐博恩。
FPGA LAB
芯片设计之CDC异步电路(三)
#前端  #ASIC  #CDC 
二进制码的最高位作为格雷码的最高位;二进制码的高位、次高位相异或得到次高位格雷码;格雷码其余位依此类推;
全栈芯片工程师
VC Spyglass CDC(二)常见的CDC处理方法
#验证  #VC Spyglass  #CDC 
EDA厂商提供golden的CDC处理单元,Synopsys的Building Block IP提供如下解决方案;
IC Verification Club
IC设计中的多时钟域处理方法总结
#FPGA  #FPGA  #IC设计  #ASIC  #CDC 
我们在ASIC或FPGA系统设计中,常常会遇到需要在多个时钟域下交互传输的问题,时序问题也随着系统越复杂而变得更为严重。本文介绍了常用的多时钟域处理方法,多时钟域下控制信号和数据流的同步处理技术。
FPGA算法工程师