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“EDA算法”入门课程与书籍推荐
#自动化  #EDA  #课程  #书籍 
入门课程与书籍推荐之“EDA算法”
网络交换FPGA
EasySim: 一个简单的仿真脚本 v1.1
#自动化  #验证  #python 
EasySim v1.1版支持: - 切换仿真器irun、xrun、vcs,在conf.json里指定。 - 支持打开Verdi,并支持只打开RTL。 - 增加了options可以仿真fpga代码,支持多顶层。 - 增加了dryrun,只打印最终的cmd,但不运行,方便调试脚本本身的错误。 - 支持灵活的timescale,功能仿真用粗精度,后仿用高精度,支持从conf文件里覆盖timescale。
ExASIC
用Python解决Verilog网表转CDL大小写重名的问题
#自动化  #python  #后端 
在用calibre v2lvs把APR网表转CDL时是不是经常遇到下图的情况?这是CDL不区分大小写的原因。最常见的解决方法就是写脚本替换。我们注意到log里warning非常有规律:Duplicate port/net name "xxx" found in module "xxx",这样我们可以用正则提取net和module名字。
ExASIC
用Python写一个stdcell library的parser
#自动化  #python  #后端 
用正则写一个简单的stdcell library的parser。对于多行的文本,设置标志位,在区间里进行正则匹配,可以提高准确性和效率。
ExASIC
用Python提取Verilog网表层次和实例化关系
#自动化  #python  #后端 
我们知道Verilog网表文件很大,小的也有几十M、几百M,但Verilog网表没有形为级描述,只剩下stdcell和macro的实例化。本文用python正则实现了网表实例化关系提取。总结:正则不难,难的是善于总结和灵活应用。定义合理的数据存储结构也是非常重要的,后续操作会简便很多。
ExASIC
IC打工人最常用的20个Linux命令
#软件  #软件  #Linux  #自动化 
学会这20个Linux命令,领先大多数IC打工人!
ICer消食片
你真的懂GIT和SVN吗?
#软件  #svn  #git  #自动化 
SVN和Git都是当前主流的版本控制系统,哪个适合你?
ICer消食片
【手把手系列】:芯片设计中的Makefile简明教程
#自动化  #Makefile 
这篇文章介绍了makefile的基础语法和在IC中的应用。
ExASIC
GNU sed实例教程
#自动化  #sed 
sed,十个IC设计中的应用
ExASIC
用python实现分模块按cell类型统计cell个数并降序排列
#自动化  #python  #后端 
有同学想看看综合网表里某模块里and、or、inv等cell的个数,谁最多谁最少。虽然用dc的各种命令组合也可以实现,但今天我们用python来实现。
ExASIC
用python实现网表分模块统计面积
#自动化  #python  #后端 
虽然dc也有report_area -hier命令来报告各级模块的面积,本python方案看似有点造轮子,但还是有一定的便利性。一、不受网表类型的限制,综合网表、DFT网表、APR都可以。二、可以过滤面积小于指定值的小模块,比如工具自动插入的ICG模块。三、还可以根据面积占比做排序,方便分析面积的瓶颈。
ExASIC
Python将bin转换为hex文件
#自动化  #python 
将一个二进制bin文件转换为64位宽的十六进制hex文件:这里需要用到binascii,binascii 是 Python 标准库中的一个模块,提供了二进制数据与 ASCII 字符串之间的转换方法。
数字ICer
用python发邮件(SMTP SSL协议)
#自动化  #python 
本文介绍了用python发邮件(SMTP SSL协议)的方法,在芯片设计自动化中有比较广泛的应用。
ExASIC
时序(Timing)对功能ECO有多重要
#自动化  #功能ECO 
功能ECO主要指当RTL更新后对后端APR网表做的功能方面的改动。功能ECO可以由手工或者自动化工具完成,得到ECO网表。再由后端布局布线工具(如ICC2、Innovus)读入ECO网表,进行ECO Place和ECO Route。时序ECO主要指为了解决后端ECO Route时的setup和hold时序违例,可以用后端工具指令、外部工具(本厂或者第三方)、人工替换Cell、优化DRC等方法完成。
NanDigits