结合工具介绍RTL功耗计算和优化的概念及方法

本次简要讨论数字IP/IC设计中非常成熟的降功耗技术。

此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，今天主要介绍一下IC设计中最重要的低功耗技术

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此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，这篇文章主要介绍如何使用PT对电路进行功耗分析，并提供PT脚本

本文介绍了一下什么是超低功耗基准测试，即 ULPMark Benchmark，相关的知识点

介绍UPF的基本使用

优化一定是建立在计算和数据的基础上的，那么对于EDA而言，功耗是怎么算出来的呢？今天，就让小编带领大家一起从EDA的视角，来洞察功耗计算的零零总总。

通过一个例子介绍UPF文件的编写规范与测试平台的修改

介绍如何使用verdi进行低功耗仿真

我们真正理解ICG吗？

时钟是同步数字系统中的周期性同步信号，约占整个系统总功耗的40%。 芯片的中的功耗主要分为两部分：静态功耗(Static Power)和动态功耗(Dynamic Power)。所谓动态功耗，主要是由于信号的翻转从而导致器件内部的寄生RC充放电引起的

简述了目前dvfs使用的考虑点

顶层4核A7Top Hierarchy Flow中的IO时序优化

整个FPGA设计的总功耗由三部分功耗组成：1. 芯片静态功耗；2. 设计静态功耗；3. 设计动态功耗。 1、芯片静态功耗：FPGA在上电后还未配置时，主要由晶体管的泄漏电流所消耗的功耗 2、设计静态功耗：当FPGA配置完成后，当设计还未启动时，需要维持I/O的静态电流，时钟管理和其它部分电路的静态功耗 3、设计动态功耗：FPGA内设计正常启动后，设计的功耗；这部分功耗的多少主要取决于芯片所用电平，以及FPGA内部逻辑和布线资源的占用。 所以，前两部分的功耗取决于FPGA芯片及硬件设计本身，很难有较大的改善。可以优化是第3部分功耗：设计动态功耗，而且这部分功耗占总功耗的90%左右，因此所以降低设计动态功耗是降低整个系统功耗的关键因素

今天来分享下那些功耗优化方法在数字IC后端实现中的具体应用。我们知道功耗由三部分组成，分别是Dynamic，Short Circuit和Leakage。工艺节点越小越先进，leakage和Dynamic的占比会越高。因此，大家在做具体项目时需要根据自己的process node来重点优化较大比例的那部分功耗。本文详细讨论了几种降低功耗的方法。