时钟是同步数字系统中的周期性同步信号，约占整个系统总功耗的40%。 芯片的中的功耗主要分为两部分：静态功耗(Static Power)和动态功耗(Dynamic Power)。所谓动态功耗，主要是由于信号的翻转从而导致器件内部的寄生RC充放电引起的

简述了目前dvfs使用的考虑点

整个FPGA设计的总功耗由三部分功耗组成：1. 芯片静态功耗；2. 设计静态功耗；3. 设计动态功耗。 1、芯片静态功耗：FPGA在上电后还未配置时，主要由晶体管的泄漏电流所消耗的功耗 2、设计静态功耗：当FPGA配置完成后，当设计还未启动时，需要维持I/O的静态电流，时钟管理和其它部分电路的静态功耗 3、设计动态功耗：FPGA内设计正常启动后，设计的功耗；这部分功耗的多少主要取决于芯片所用电平，以及FPGA内部逻辑和布线资源的占用。 所以，前两部分的功耗取决于FPGA芯片及硬件设计本身，很难有较大的改善。可以优化是第3部分功耗：设计动态功耗，而且这部分功耗占总功耗的90%左右，因此所以降低设计动态功耗是降低整个系统功耗的关键因素