IC技术圈期刊

数字后端相比于前端门槛较高，但知识技能树非常清晰，包括：data setup、floorplan、placement、cts、routing、DFM、DRC/LVS、ECO等。本公众号推出的专题——“后端面试高频问题”分模块对数字芯片物理设计相关知识点进行了整理，以帮助大家轻松应对数字后端的笔面试。

数字IC剑指offer

标准单元库高度选择

#后端

标准单元库的选择非常重要，选择一套适合的库，对于芯片时序收敛，物理收敛，以及最终芯片的PPA

#后端

#后端 #innovus #dbget

最简timing signoff checklist

#后端 signoff

今天我们聊一下timing signoff需要检查哪些内容。列一个最简单的check list。

白话IC

记一次项目中的急中生智

#后端 calibre

一次项目中的往事

白话IC

DUV光刻机的极限，台积电7nm以下工艺介绍

#后端

#后端 #EDA #IC设计

#后端 #ECO

ECO通常包含timing ECO，function ECO，我们本节看看timing ECO。timing ECO通常先将PD设计加载到tempus进行timing signoff分析，通过eco_opt_design等命令fix remaining timing violations，并产生ECO脚本，在innovus中执行ECO脚本后，QRC提取寄生参数，再次进行tempus时序分析。

全栈芯片工程师

数字IC设计知识结构

#前端 #数字IC知识结构 #前端 #后端 #验证

IC 定义，芯片各个节点分工，数字IC设计全流程：前端设计、物理实现和功能验证，总结知识结构。

FPGA自习室

EDA工具里的功耗分析方法

#后端 #功耗

优化一定是建立在计算和数据的基础上的，那么对于EDA而言，功耗是怎么算出来的呢？今天，就让小编带领大家一起从EDA的视角，来洞察功耗计算的零零总总。

艾思后端实现

PnR | 2.1 数据准备：LEF、Milkyway、NDM从哪里来？

#后端 #PnR #PR

PnR专辑文章

RTL2GDS

【Innovus】总结了十条消除DRC和Antenna的方法

#后端 #Innovus #DRC #Antenna

有时候APR工具并不是那么智能，需要人工干预才能达到满意的效果。本文总结了工作中遇到的Route后DRC、Antenna等问题的几个解决方法。

ExASIC

spef反标没成功，这种情况你肯定没遇到过

#后端 starrc Primetime

最近遇到了一个spef没有反标成功的案例。首先确认netlist和spef是基于同一套数据产生的，一致性没有问题。其次确认了这些没有反标上的net，都有实际的绕线。这就奇怪了，很多线没有反标上。

白话IC

Cadence Voltus-功耗分析&IR-drop(四）

#后端

全栈芯片工程师

Cadence Voltus-功耗分析&IR-drop(三）

#后端

全栈芯片工程师

Cadence Voltus-功耗分析&IR-drop(二）

#后端

全栈芯片工程师

Cadence Voltus-功耗分析&IR-drop(一）

#后端

全栈芯片工程师

台积电的工艺好在哪里？

#后端

比较台积电与umc的工艺

白话IC

【资料库】数字ic前端后端验证

#前端 #资料库 #前端 #后端 #验证

分享一些从网上搜集的数字ic前端后端验证学习资料，内含UVM学习、版图实训、电路设计、Verilog RTL实践、VCS学习、SRAM、Perl、DFT了解，以及一些经验之类的分享

电子狂人

IC后端选择tech file容易忽略的一件事

#后端

以前曾经提到，对于一些标准单元库，调整track是对绕线有好处的，甚至说是非常关键，决定着你的设计是否能够绕通。

白话IC

两种io约束方式对于后端的影响

#后端

众所周知，block的port接口部分的约束，我们是通过set_input_delay set_output_delay来实现的。在约束的时候，我们通常会遇到两种方式，一种是通过创建virtual clock，另外一种是通过真实的clock来进行约束。

#后端

#后端

【Innovus】做postmask功能ECO需要分几步

#后端 #postmaskeco #eco

一般Postmask功能ECO流程分成以下几步：修改RTL和验证、修改网表（LEC）、后端工具里ECO Route。因为是postmask，所以不能加减stdcell，但可以用spare cells来映射。今天重点来介绍在Innovus里实现ECO Route需要怎么操作。

ExASIC

芯片片上SRAM存储概略及生成使用实践（中）

#后端 #SRAM #DFT #MBIST $MBISR

SRAM的除过主要的memory array意外，还可以包含可更多可测性的支持和扩展

艾思后端实现

用Python解决Verilog网表转CDL大小写重名的问题

#自动化 #python #后端

在用calibre v2lvs把APR网表转CDL时是不是经常遇到下图的情况？这是CDL不区分大小写的原因。最常见的解决方法就是写脚本替换。我们注意到log里warning非常有规律：Duplicate port/net name "xxx" found in module "xxx"，这样我们可以用正则提取net和module名字。

ExASIC

用Python写一个stdcell library的parser

#自动化 #python #后端

用正则写一个简单的stdcell library的parser。对于多行的文本，设置标志位，在区间里进行正则匹配，可以提高准确性和效率。

ExASIC

用Python提取Verilog网表层次和实例化关系

#自动化 #python #后端

我们知道Verilog网表文件很大，小的也有几十M、几百M，但Verilog网表没有形为级描述，只剩下stdcell和macro的实例化。本文用python正则实现了网表实例化关系提取。总结：正则不难，难的是善于总结和灵活应用。定义合理的数据存储结构也是非常重要的，后续操作会简便很多。

ExASIC

与门变或门，或门变与门

#前端 #后端

掌握常见逻辑门的等价变换是手工做网表ECO重要技能。比如，与门和或门的互换、与/或跟选择器的互换、DFF的SET和RESET互换、DFF上升沿和下降沿的互换等。下面介绍与门和或门的互换方法。