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SystemVerilog | UVM | Phase机制基础
#验证  #SystemVerilog  #UVM  #芯片验证 
Phase机制在基于UVM的仿真中尤其重要，它是整个仿真周期中的同步机制。本文将介绍Phase的基础部分，包括Phase的概念、框架和应用实例。
芯片学堂
SystemVerilog | UVM | 深入Phase机制，看懂Phase机制实现原理
#验证  #SystemVerilog  #UVM  #芯片验证 
本文将在前面介绍Phase机制基本内容的基础上，到源代码中去了解Phase机制的实现方式，并且将尽可能以可视化的方式来呈现Phase机制源码的实现逻辑，属于Phase机制进阶篇。
芯片学堂
SystemVerilog | UVM | 精讲RAL寄存器模型基础
#验证  #SystemVerilog  #UVM  #芯片验证 
RAL（Register Abstract Layer，寄存器抽象层），通常也叫寄存器模型，顾名思义就是对寄存器这个部件的建模。本文要介绍的内容，包括对UVM寄存器模型的概述，如何构建寄存器模型，以及如何将寄存器模型集成到验证环境中。
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SystemVerilog | UVM | RAL寄存器模型操作图鉴
#验证  #SystemVerilog  #UVM  #芯片验证 
本文将展开介绍寄存器模型访问上的一些话题，包括寄存器域段的成员值、寄存器的前后门访问以及具体各种访问方法图示。
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SystemVerilog | UVM | RAL寄存器模型操作图鉴
#验证  #SystemVerilog  #UVM  #芯片验证 
寄存器模型操作，指的是通过寄存器模型对RTL中寄存器进行读写访问，或者同步寄存器模型与RTL中寄存器的值。本文将展开介绍寄存器模型访问上的一些内容，包括寄存器域段的成员值、寄存器的前后门访问以及具体各种访问方法图示。
芯片学堂
SystemVerilog | 脱离代码谈芯片验证关键指标：覆盖率
#验证  #SystemVerilog  #UVM  #芯片验证 
验证覆盖率（Verification Coverage）的存在是为了试图回答这样一个问题：“你怎么知道验证已经完成？” 实际上，就算验证覆盖率达到了100%，从逻辑上也不能保证当前的验证是完备的。只不过，100%的验证覆盖率，可以让工程团队对即将tape out的芯片增添不少信心。本文将重点厘清覆盖率相关的概念，以及在芯片开发流程中跟覆盖率相关的事项。
芯片学堂
芯片开发必备工具 | 正则表达式(RegularExpression)使用指南
#前端  #SystemVerilog  #UVM  #芯片验证 
在芯片开发过程中，正则表达式的使用非常常见。初次上手晦涩难懂，多用几次爱不释手！本文将概述正则表达式以及实用的匹配规则，并给出使用表达式的辅助工具：CheatSheet和在线测试工具。获取全文高清图片，可在公众号后台直接回复“正则表达式”获得下载链接。
芯片学堂
sv_string | 简单、易用、开源的System-Verilog字符串操作函数库
#验证  #芯片验证  #systemverilog  #string 
相比于Python和C++ string丰富的操作方法, systemverilog中string操作方法略显单薄, 仅支持大小写转换和遍历等少量方法。作者借鉴部分python string的操作函数风格, 以及结合常用的一些字符串操作, 开发一个sv_string的开源库, 使用systemverilog编写, 无需DPI和C代码编译, 开箱即用。源码已开源在github, 已经过questasim仿真测试。
验证芯发现
看看这个"UVM陷阱"，你是不是也遇到过
#验证  #数字芯片验证  #UVM 
一次uvm环境调试中的踩坑记录。
验证芯发现