IC技术圈
致力于建立知识、人的联系
成员列表
期刊
知乎圈子
开源项目
搜索
RSS订阅
视频
EDA在线
首页
成员列表
期刊
知乎圈子(求职咨询、技术问答)
开源项目
搜索
RSS订阅
视频
EDA在线
IC技术圈期刊 文章分类
类别:
FPGA(294)
前端(164)
验证(124)
后端(77)
嵌入式(7)
自动化(14)
模拟(17)
求职就业(140)
管理(7)
软件(19)
按月份
EasySim: 一个简单的仿真脚本 v1.1
#自动化
#验证
#python
EasySim v1.1版支持: - 切换仿真器irun、xrun、vcs,在conf.json里指定。 - 支持打开Verdi,并支持只打开RTL。 - 增加了options可以仿真fpga代码,支持多顶层。 - 增加了dryrun,只打印最终的cmd,但不运行,方便调试脚本本身的错误。 - 支持灵活的timescale,功能仿真用粗精度,后仿用高精度,支持从conf文件里覆盖timescale。
ExASIC
用Python解决Verilog网表转CDL大小写重名的问题
#自动化
#python
#后端
在用calibre v2lvs把APR网表转CDL时是不是经常遇到下图的情况?这是CDL不区分大小写的原因。最常见的解决方法就是写脚本替换。我们注意到log里warning非常有规律:Duplicate port/net name "xxx" found in module "xxx",这样我们可以用正则提取net和module名字。
ExASIC
用Python写一个stdcell library的parser
#自动化
#python
#后端
用正则写一个简单的stdcell library的parser。对于多行的文本,设置标志位,在区间里进行正则匹配,可以提高准确性和效率。
ExASIC
用Python提取Verilog网表层次和实例化关系
#自动化
#python
#后端
我们知道Verilog网表文件很大,小的也有几十M、几百M,但Verilog网表没有形为级描述,只剩下stdcell和macro的实例化。本文用python正则实现了网表实例化关系提取。总结:正则不难,难的是善于总结和灵活应用。定义合理的数据存储结构也是非常重要的,后续操作会简便很多。
ExASIC