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SystemVerilog中program提前结束仿真
#验证
#SystemVerilog
#program
在SystemVerilog中,增加了program...endprogram用于将测试代码集成在其中,从而区分RTL设计代码和测试平台代码在time-slot中执行的区域,其与module...endmodule用法类似,但是还是有些差异,如果使用不当可能会出现一些不期望的问题,本文将主要针对program提前结束仿真的行为与module进行对比说明。
硅芯思见