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FIFO阈值设置及深度计算原理

#FPGA #FIFO深度计算

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基于Verilog的“自适应”形态学滤波算法实现

#FPGA #FPGA #数字图像处理 #形态学滤波

针对不同的使用场景涉及到腐蚀、膨胀、开闭运算等处理，本文实现了一个通用的算法IP，只需要修改模板窗口大小和工作模式（腐蚀or膨胀）参数即可，达到“自适应”目的，避免重复低效的工作。

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CDC(一) 总线全握手跨时钟域处理

#前端 #前端 #CDC跨时钟域

本文以一个总线全握手跨时钟域处理为例解析，单bit和多bit跨时钟处理。这里需要注意是多bit含义比较广泛和总线不是一个概念，如果多个bit之间互相没有任何关系，其实，也就是位宽大于1的单bit跨时钟处理问题，如果多个bit之间有关系，作为一个整体，那么我们就叫做总线。因此，大家常说的“多bit跨时钟处理”也就是总线跨时钟处理。

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CDC(二) 单bit 脉冲跨时钟域处理

#前端 #CDC跨时钟域

在设计脉冲同步器电路时有一个易错点，就是少了图中的红色椭圆的D触发器，这会可能导致脉冲同步器同步失败。这是因为脉冲展宽后信号是组合逻辑直接进行了单bit同步器（s2d sync）跨时钟域处理，而组合逻辑输出是有毛刺的，这样单bit同步器可能会采到毛刺导致多采现象。

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FPGA图像处理项目汇总|源码

#FPGA #FPGA #数字视频图像处理

FPGA自习室推出本人在FPGA图像处理开发过程中的点点积累并汇总列出各个条目，方便大家阅读；本期分享都算是比较基础的图像处理，主要涉及到颜色空间转换、滤波、图像分割以及目标识别定位等。如果刚好有入门FPGA图像处理技术领域的，应该会有一些帮助，后期会不断更新，欢迎大家关注

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基于FPGA的自适应阈值分割算法实现

#FPGA #FPGA #视频图像 #自适应阈值分割

如何解决光线不均匀带来的影响？一种典型的处理方法就是采用局部自适应阈值分割。

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数字IC设计知识结构

#前端 #数字IC知识结构 #前端 #后端 #验证

IC 定义，芯片各个节点分工，数字IC设计全流程：前端设计、物理实现和功能验证，总结知识结构。

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用户IP加密

#FPGA #FPGA #Vivado #IP封装加密

目前了解到的vivado生成IP有两种方式，一种是带源文件的自定义IP，封装IP后可以在 IP Catalog 直接调用即可，这种方式综合实现和仿真和直接源文件并差别。另一种是使用综合网表dcp的IP形式，用户看不到源代码这样可以起到保护重要源代码的作用。

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FPGA图像处理项目汇总|源码

#FPGA #FPGA #数字图像处理 #图像算法

FPGA自习室推出本人在FPGA图像处理开发过程中的点点积累并汇总列出各个条目，方便大家阅读；本期分享都算是比较基础的图像处理，主要涉及到颜色空间转换、滤波、图像分割以及目标识别定位等。如果刚好有入门FPGA图像处理技术领域的，应该会有一些帮助，后期会不断更新，欢迎大家关注。

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芯片设计：基于Verilog的TCAM硬件实现

#前端 #芯片设计 #TCAM

通常TCAM/CAM是有对应的ram mem 库的，但是芯片设计过程中对于比较小的查表，我们完全可以使用寄存器搭建一个TCAM/CAM. 还可以做的更加灵活，这就类似于寄存器搭建RAM一样

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FWFT预取FIFO Vivado IP核仿真

#FPGA #FWFT #FIFO #Vivado

在逻辑设计电路中，FIFO是经常使用的电路单元之一，根据数据延时不同，FIFO可以分为预取FIFO和非预取FIFO（标准FIFO），其中预取fifo能够提高后级模块的处理效率，在高速设计中经常被使用。比如，FWFT在需要低延时访问数据的应用以及需要根据读取数据的内容进行节流的应用。

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Verilog基础(上)

#前端 #Verilog基础

本文主要讲述日常在RTL Coding 时高频出现的几个关键词，熟练掌握不仅可以使得代码简洁，而且效率也可以大大提升。本文介绍的关键词有：parameter、localparam、`define、`ifdef `else `endif generate、for、function和`include。

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芯片设计：预取FIFO的Verilog硬件实现

#前端 #芯片设计 #FWFT #FIFO

在原有的FIFO的基础上增加使能控制器和输出寄存器单元也就是FWFT Adapt逻辑。其中使能控制器完成普通FIFO和FWFT FIFO 的rd和empty的转换。输出寄存器则是直接连接FIFO/RAM输出的数据作为最终FWFT FIFO的读数据rdata。

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数字IC/FPGA：使用带参数的define 宏定义？

#FPGA #Verilog #define #类函数宏定义

最近发现在一些RTL设计中用到了类函数宏定义的方法定义一些参数，在以前的了解中，基于Verilog的开发只能定义常量宏，这是使用system verilog的缘故，因其结合了大部分Verilog 和 C的语法，使得system verilog 在使用时更加灵活，而且可综合的system verilog(sv)是可以替代Verilog的，特别是在简化接口方面。

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时钟门控clock gating

#前端 #低功耗设计 #时钟门控

时钟是同步数字系统中的周期性同步信号，约占整个系统总功耗的40%。芯片的中的功耗主要分为两部分：静态功耗(Static Power)和动态功耗(Dynamic Power)。所谓动态功耗，主要是由于信号的翻转从而导致器件内部的寄生RC充放电引起的

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Verilog实现可参数化的带优先级的数据选择器

#前端 #数据多路选择器 #参数化设计

在FPGA设计中，大部分情况下我们都得使用到数据选择器。并且为了设计参数化，可调，通常情况下我们需要一个参数可调的数据选择器，比如M选1，M是可调的参数。

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Quartus 软件使用-效率提升小技巧

#FPGA #FPGA #Quartus

有用的Quartus效率提升小技巧

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#前端 #以太网 #流控机制 #PAUSE帧

本文详细介绍以太网PAUSE 帧格式以及不同端口速率下的Quanta 值

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