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SV数组定义迷思
#FPGA  #systemverilog  #数组 
当定义多维数组时,需要注意什么?
摸鱼范式
SystemVerilog中超级英雄super
#验证  #systemverilog  #super 
SystemVerilog的OOP编程中,经常需要使用super这个关键字,主要用于子类访问父类中的属性和方法。当然并不是在所有情况下都需要使用super,一般情况下如果子类对于父类中的属性或者方法进行overriden,那么此时如果要引用父类中被overriden的属性或者方法时,就需要明示super。
硅芯思见
SystemVerilog中传说的DPI
#验证  #systemverilog  #dpi 
本文示例DPI-C的基本用法
硅芯思见
通过一个简单的testbench来初识SystemVerilog
#验证  #验证  #systemverilog 
简单介绍一个由systemverilog搭建的testbench
ICer消食片
谈谈Verilog和SystemVerilog简史,FPGA设计是否需要学习SystemVerilog
#FPGA  #verilog  #systemverilog 
SystemVerilog标准(SV-2009)发布距今已近十余年,在验证领域已经大放异彩,但是在设计领域(尤其FPGA领域)使用的还是比较少,虽然市场上已经发布了几本相关书籍,但是在使用上或者学习上还是有点缺陷的,这篇文章是SystemVerilog建模及仿真系列教程的第一篇,先去了解一下Verilog和SystemVerilog发展简史,从中很容易得出FPGA设计是否需要学习SystemVerilog。
OpenFPGA
UVM验证TinyALU项目:1 - Introduction and DUT
#验证  #UVM  #systemverilog  #IC验证 
《The UVM Primer》 是一本UVM的入门书籍,由Ray Salemi编写出版,并且是免费开源的项目,代码可以在GitHub上下载。
ICer消食片
UVM验证TinyALU项目:2 - A Conventional Testbench for the TinyALU
#验证  #UVM  #systemverilog  #IC验证 
在搭建UVM验证环境之前,我们先从SystemVerilog验证平台开始,随后一步一步地过渡到完整的UVM验证平台。
ICer消食片
SystemVerilog(十三)-枚举数据类型
#FPGA  #枚举数据  #systemverilog 
枚举数据类型提供了一种声明变量的方法,该变量可以包含有效值的特定列表。每个值都与一个标签(确定的用户自定义名宇)相关联。枚举变量用enum关键字声明,后面是用大括号({})括起来的逗号分隔的标签列表。
OpenFPGA
SystemVerilog-运算符/表达式规则
#FPGA  #systemverilog 
SystemVerilog-运算符/表达式规则
OpenFPGA
sv_string | 简单、易用、开源的System-Verilog字符串操作函数库
#验证  #芯片验证,  #systemverilog,  #string 
相比于Python和C++ string丰富的操作方法, systemverilog中string操作方法略显单薄, 仅支持大小写转换和遍历等少量方法。作者借鉴部分python string的操作函数风格, 以及结合常用的一些字符串操作, 开发一个sv_string的开源库, 使用systemverilog编写, 无需DPI和C代码编译, 开箱即用。源码已开源在github, 已经过questasim仿真测试。
验证芯发现