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FPGA/ASIC笔试面试题集锦(1)知识点高频复现练习题
#求职就业  #笔试面试  #FPGA/ASIC 
FPGA LAB
FPGA设计心得(9)基于DDS IP核的任意波形发生器设计
#FPGA  #DDS 
FPGA LAB
FPGA设计心得(10)关于行为仿真的一点观点
#FPGA  #行为仿真 
FPGA LAB
FPGA设计心得(13)aurora的线速率及其用户时钟之间的关系?
#FPGA  #aurora 
FPGA LAB/李锐博恩
高速串行总线设计基础(一)同步时序模型介绍
#FPGA  #高速串行接口  #MGT  #Transceiver 
介绍了三种时序模型用于芯片间通信,即系统同步,源同步以及自同步。
FPGA LAB/李锐博恩
高速串行总线设计基础(四)眼图的形成原理
#FPGA  #眼图 
眼图的测量对于高速串行总线的重要性不言而喻,眼图反映了总线通道环境的优劣,信号的好坏等等,正确的识别眼图是一项基础技能,如果具体识别眼图呢?
FPGA LAB
FPGA逻辑设计回顾(6)多比特信号的CDC处理方式之异步FIFO
#FPGA  #CDC 
本文更新了过去对该主题的设计!具体搜我的有关异步FIFO的博客,李锐博恩。
FPGA LAB
FPGA逻辑设计回顾(8)单比特信号的CDC处理方式之Toggle同步器
#FPGA  #CDC 
本文作为本系列CDC的最后一篇吧,作为前几篇有关CDC处理的文章的补充,更多主题可前往我的博客:李锐博恩。
FPGA LAB
高速串行总线设计基础(四)眼图的形成原理
#FPGA  #眼图 
眼图的测量对于高速串行总线的重要性不言而喻,眼图反映了总线通道环境的优劣,信号的好坏等等,正确的识别眼图是一项基础技能,如果具体识别眼图呢?
FPGA LAB
FPGA设计心得(10)关于行为仿真的一点观点
#FPGA  #行为仿真 
为了适应不同的仿真平台(并不是说哪个仿真平台错了) ,且本着仿真意义的实际情况,我们不应该在极端的情况下进行仿真,不仅没有意义,而且让人疑惑。
FPGA LAB
Vivado如何计算关键路径的建立时间裕量?(理论分析篇)
#FPGA  #时序分析 
理论分析VIVADO对建立时间的分析方法,短文
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Vivado如何计算关键路径的建立时间裕量?(实践篇)
#FPGA  #时序分析 
VIVADO对建立时间分析的示例
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Vivado如何计算关键路径的保持时间裕量?
#FPGA  #时序分析 
保持时间
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FPGA 核和FPGA Fabric的区别是什么?
#FPGA  #FPGA 
FPGA fabric主要是指FPGA互连矩阵和嵌入其中的CLBs。
FPGA LAB/李锐博恩
GT Transceiver的复位与初始化(1)Transceiver复位的两种类型和两种模式
#FPGA  #高速串行接口  #MGT  #Transceiver 
在 fpga 器件启动和配置完毕后,必须对 gtx/gth 收发模块进行初始化,才能使用。
FPGA LAB/李锐博恩
GT Transceiver的复位与初始化(3)TX初始化和复位流程
#FPGA  #高速串行接口  #Transceiver 
GT Transceiver系列文档,带目录
FPGA LAB/李锐博恩
GT Transceiver中的重要时钟及其关系(10)RXOUTCLK的来源及其生成
#FPGA  #高速串行接口  #Transceiver 
TXOUTCLK见公众号其他文章
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【静态时序分析】如何寻找时序路径的起点与终点
#FPGA  #时序分析 
如何寻找时序路径的起点与终点
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【逻辑电路】for循环的等价展开电路
#FPGA  #for 
从功能的角度来看,上述这几种方式去替代我们的for写法均可,但是有时候,使用for循环最为方便,例如我们的输入特别多,我们使用if,那样会让我们的代码行数非常多,显得臃肿不堪,可效率低下,这时候for循环就可大显身手。
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