IC技术圈期刊 文章分类

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PMP质量保证和质量控制在IC验证中的实践与思考
#管理  #项目管理  #验证  #质量 
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一起学IC验证:推荐资料合集,收藏专用
#求职就业  #学习资料 
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如何在技术面试中脱颖而出——实践加思考
#求职就业  #面试技巧 
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在CentOS8上编译安装开源EDA工具——Surelog
#自动化  #EDA  #开源 
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我的第一个UVM代码——Hello world
#验证  #UVM 
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我的第二个UVM代码——连接interface
#验证  #UVM 
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我的第三个UVM代码——把testcase与driver分开
#验证  #UVM 
在本示例中没有env、agent、sequencer、sequence等组件,属于一个简化的验证环境,主要是由于分步演示的需要。侧面也说明UVM是一个灵活的验证架构,可以根据自己的需要进行裁剪。
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EasySim: 一个简单的仿真脚本 v1.1
#自动化  #验证  #python 
EasySim v1.1版支持: - 切换仿真器irun、xrun、vcs,在conf.json里指定。 - 支持打开Verdi,并支持只打开RTL。 - 增加了options可以仿真fpga代码,支持多顶层。 - 增加了dryrun,只打印最终的cmd,但不运行,方便调试脚本本身的错误。 - 支持灵活的timescale,功能仿真用粗精度,后仿用高精度,支持从conf文件里覆盖timescale。
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高级综合优化选项一:ungroup
#前端  #综合 
高级综合优化选项系列,聊一聊如何优化设计。
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高级综合优化二:状态机编码转换
#前端  #综合 
一起来看看综合时怎么优化状态机编码
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【Innovus】总结了十条消除DRC和Antenna的方法
#后端  #Innovus  #DRC  #Antenna 
有时候APR工具并不是那么智能,需要人工干预才能达到满意的效果。本文总结了工作中遇到的Route后DRC、Antenna等问题的几个解决方法。
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fsdb转vcd的方法
#验证  #fsdb  #vcd 
虽然VCD波形用得很少了,但还是有极少数情况需要。比如给模拟电路做vector,fsdb版本过新打不开,或者单纯没有verdi,或者是为了与开源工具交互……下面介绍了用verdi自带的工具fsdb2vcd来转换VCD的方法。
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【Innovus】做postmask功能ECO需要分几步
#后端  #postmaskeco  #eco 
一般Postmask功能ECO流程分成以下几步:修改RTL和验证、修改网表(LEC)、后端工具里ECO Route。因为是postmask,所以不能加减stdcell,但可以用spare cells来映射。今天重点来介绍在Innovus里实现ECO Route需要怎么操作。
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用Python解决Verilog网表转CDL大小写重名的问题
#自动化  #python  #后端 
在用calibre v2lvs把APR网表转CDL时是不是经常遇到下图的情况?这是CDL不区分大小写的原因。最常见的解决方法就是写脚本替换。我们注意到log里warning非常有规律:Duplicate port/net name "xxx" found in module "xxx",这样我们可以用正则提取net和module名字。
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用Python写一个stdcell library的parser
#自动化  #python  #后端 
用正则写一个简单的stdcell library的parser。对于多行的文本,设置标志位,在区间里进行正则匹配,可以提高准确性和效率。
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用Python提取Verilog网表层次和实例化关系
#自动化  #python  #后端 
我们知道Verilog网表文件很大,小的也有几十M、几百M,但Verilog网表没有形为级描述,只剩下stdcell和macro的实例化。本文用python正则实现了网表实例化关系提取。总结:正则不难,难的是善于总结和灵活应用。定义合理的数据存储结构也是非常重要的,后续操作会简便很多。
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与门变或门,或门变与门
#前端  #后端 
掌握常见逻辑门的等价变换是手工做网表ECO重要技能。比如,与门和或门的互换、与/或跟选择器的互换、DFF的SET和RESET互换、DFF上升沿和下降沿的互换等。下面介绍与门和或门的互换方法。
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【innovus】大小写重名的终极解决方法
#后端  #innovus 
其实innovus也有一个命令类似dc的change_names,叫update_names。
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分享几个职业生涯中的问题的思考
#求职就业  #股票  #职业生涯 
做事的时候开心吗?做自己感兴趣的事,才更容易出成果、有创新,更容易实现自我价值,也更容易帮老板实现利润。最后,送大家一句曾国藩的话:“抬头看路,埋头做事,低头做人。”
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Emacs的安装、配置和使用
#软件  #emacs 
介绍了Emacs的安装、配置和使用。
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如何在“浏览器”里实现一个云端EDA
#软件  #django  #eda  #云端EDA 
本文介绍了一种在浏览器里编辑代码、仿真、看log、看波形的方法。
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MyHDL,体验一下“用python设计电路”
#软件  #EDA  #myhdl  #前端设计 
用myhdl写了一个模块,里面有两个计数器:cnt1从0计到9,当cnt1=9时,cnt2从0计到4。不仅可以输出verilog,还可以仿真产生vcd和看波形。
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用NanDigits GOF LEC做一致性检查
#验证  #LEC  #EDA 
录了一段视频,来体验一下用NanDigits GOF LEC做LEC。
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用spinal生成了一个计数器
#前端  #spinalhdl 
写verilog不就是时序逻辑和组合逻辑嘛,counter正是一个很好的hello world例子。
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时序电路为什么综合成了latch
#后端  #综合  #latch 
有群友提问,下面的代码为什么在DC里可以综合成DFF,而在FPGA上却综合成了latch。这篇文章为您慢慢道来。
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【手把手系列】:芯片设计中的Makefile简明教程
#自动化  #Makefile 
这篇文章介绍了makefile的基础语法和在IC中的应用。
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【技术论坛 每日一题汇总】数字IC基础(1~10题)
#求职就业  #每日一题 
数字IC基础题,每天进步一点点。
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把riscv core代码变成网表最少需要几步
#后端  #综合  #riscv 
逻辑综合其实可以很简单,下面以github上一个riscv core cv32e40p的代码(https://github.com/openhwgroup/cv32e40p)为例介绍一下怎么从零开始做综合。
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dc约束中的multi scenarios(多场景)
#前端  #综合 
我们在做MCU芯片的时候,经常遇到PAD复用。有一种情况比较特殊:一个PAD在一个场景下用作时钟输入,另一个场景下用作数据的输入。这样的话,我们需要为这个PAD创建两组约束。
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厌倦了sv/uvm?来看看用python写验证环境
#验证  #cocotb 
本文介绍了cocotb的安装、python tb文件的写法、用xrun仿真cocotb的脚本等,我们来看看体验如何。
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