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From 期刊、问答、专栏等
【期刊】芯片ECO(一)
#后端 #ECO
ECO通常包含timing ECO，function ECO，我们本节看看timing ECO。timing ECO通常先将PD设计加载到tempus进行timing signoff分析，通过eco_opt_design等命令fix remaining timing violations，并产生ECO脚本，在innovus中执行ECO脚本后，QRC提取寄生参数， 再次进行tempus时序分析。
全栈芯片工程师
【期刊】认真check，run脚本不是新手着急的事
#后端 #综合 #脚本 #调试技巧
数字芯片实验室
【期刊】EasySim: 一个简单的仿真脚本 v1.1
#自动化 #验证 #python
EasySim v1.1版支持： - 切换仿真器irun、xrun、vcs，在conf.json里指定。 - 支持打开Verdi，并支持只打开RTL。 - 增加了options可以仿真fpga代码，支持多顶层。 - 增加了dryrun，只打印最终的cmd，但不运行，方便调试脚本本身的错误。 - 支持灵活的timescale，功能仿真用粗精度，后仿用高精度，支持从conf文件里覆盖timescale。
ExASIC
【期刊】厌倦了sv/uvm？来看看用python写验证环境
#验证 #cocotb
本文介绍了cocotb的安装、python tb文件的写法、用xrun仿真cocotb的脚本等，我们来看看体验如何。
ExASIC
【期刊】cadence genus版的综合脚本
#前端 #综合
今天我们再来写个cadence genus版本的综合脚本。为了简单说明，只做了worst corner，可以满足大部分老工艺的综合。
ExASIC
【期刊】AD9361的配置，代码，采样，脚本转换，软件使用
#FPGA #AD9361 #ZYNQ
本文详细描述了AD9361的配置，代码，采样，脚本转换，软件使用等等，帮助读者能够快速了解AD9361，在实际项目组了解，也提供了测试方法与测试技能，不可多得的学习好方法好实践，提升我们的动手能力。
ZYNQ
【期刊】如何使用PT对电路进行功耗分析
#前端 #功耗分析#PT
此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，这篇文章主要介绍如何使用PT对电路进行功耗分析，并提供PT脚本
Andy的ICer之路
【期刊】Spyglass使用小总结
#前端 #spyglass
脚本启动spyglass进行一系列的代码检查，包括指定了项目的配置文件，以批处理模式运行，不需要用户在命令行输入命令就可以完成自动化执行命令，以及明确了一系列要执行的分析类型。
芯想事珹
【期刊】IC技术圈专栏（针对IC行业定制的专栏）
#自媒体 #IC技术圈
IC技术圈专栏，是IC技术圈针对IC设计行业定制的专业技术文章发布平台。专栏编辑器采用Markdown语法，支持常见芯片设计、脚本语言的高亮，适合广大工程师和学生记录学习笔记、分享工作中的技巧、建立自己的知识库和技能树。欢迎注册使用，如果有什么好的建议也欢迎在本公众号后台私信。
IC技术圈
【期刊】ila抓取数据，matlab分析，调试AD9361信号通路
#FPGA #ZYNQ#AD9361#
上次我们介绍了AD9361的配置，代码，采样，脚本转换，软件使用等等，今天我们来调试并使用ila抓取实测数据，使用matlab分析其原因。
ZYNQ
【期刊】形式化验证简介及fm_shell脚本编写指南
#验证 #formality #lec
形式化验证是一种基于数学分析方法的验证技术，它通过算法引擎建立模型，对待测设计的状态空间进行穷尽分析的验证。在芯片设计中，形式化验证主要用于综合前后的等价性检查和RTL设计的功能验证。形式化验证的优势在于它可以提供精确、确定的结论，帮助开发人员减少迭代设计和测试的时间和成本 。
芯想事珹
【专栏】脚本文档
perl，tcl，python，ruby，shell，makefile，vimscript，elisp，mako，jinja2
EDA文档
【期刊】如何拆分包含多个module的Verilog文件
#自动化 #脚本 #Verilog
不忘出芯
【期刊】巧用DC里的RTL原语实现MUX门级映射
#后端 #综合
对于前端设计人员，经常会需要一个MUX来对工作模式，数据路径进行明确（explicit）的声明，这个对于中后端工程师下约束也很重要。这里介绍一种巧用的RTL原语，实现MUX的方法。为了在最终网表里边实现确实的MUX，通常有两种方式。1、RTL designer采用了手动实例化(instance)工艺的MUX来实现MUX。但是对于RTL在不同工艺下使用，却造成了一些不便。2、一种使用脚本替换的方法，即在综合elaboration的数据库上进行对标工艺的硬替换（replace），这样也需要一套脚本流程。上述方法可以实现MUX，但是灵活度不是很好，也需要额外的流程和代码量。这里看看DC的解决策略。
艾思后端实现
【期刊】VCS+Verdi 仿真流程
#前端 #VCS #Verdi #IC仿真工具 #IC仿真流程
本教程不再介绍 VCS 或 Verdi 的工作原理（因为也不会），重点介绍工具的使用。所以，本节先不负责任、不给解释的给出 VCS+Verdi 的仿真流程，使用到的脚本文件可以供学者直接调用，进行快速仿真。
数字IC与硬件设计的两居室
【期刊】UART控制AD9361寄存器Project
#FPGA #AD9361
这是一篇简单介绍调试AD9361的Demo，通过串口调试一些寄存器以及初始化脚本，也可以在公众号中获取具体的Demo代码，可以减少AD9361的调试时间。
FPGA打工人
【专栏】用python写综合脚本
本文写了三个示例，展示了三种综合脚本的写法，供大家可以参考。
ExASIC
【期刊】Vivado Tcl 脚本编译工程
#自动化 #TCL #FPGA
FPGA开源工作室
【期刊】.lib .lef文件转.db .mw库的方法和脚本
#后端 #db #milkyway
.lib文件，通常指的是“库文件”，在集成电路设计中，它包含了标准单元库（Standard Cell Library）或宏单元库（Macro Cell Library）的时序和功耗信息。.lef 文件是“库交换格式”的缩写，它定义了设计中使用的宏单元的物理信息。在布局（Placement）、布线（Routing）和提取（Extraction）等物理设计阶段中至关重要。在综合阶段之前需要将代码中替换上的memory的 .lib .lef文件转化成综合需要的 .db .mw 库文件。
芯想事珹
【期刊】认真check，run脚本不是新手着急的事
#后端 #综合 #DC
数字芯片实验室
【期刊】使用VCS进行代码加密的方法
#验证 #VCS #加密 #验证
文章介绍了使用VCS加密的方法，并提供了一个简单脚本供参考
阿辉说
【期刊】TCL简单教程
#自动化 #脚本 #仿真 #ModelSim
摸鱼范式
【专栏】Formality的逻辑等价性检查介绍和参考脚本
本文整理了基本的formality流程和脚本
iLoveIC
【期刊】用Python解决Verilog网表转CDL大小写重名的问题
#自动化 #python #后端
在用calibre v2lvs把APR网表转CDL时是不是经常遇到下图的情况？这是CDL不区分大小写的原因。最常见的解决方法就是写脚本替换。我们注意到log里warning非常有规律：Duplicate port/net name "xxx" found in module "xxx"，这样我们可以用正则提取net和module名字。
ExASIC