IC技术圈搜索
From 期刊、问答、专栏等
【期刊】【芯片设计】从RTL到GDS(三):逻辑综合
#中端 #综合
本篇文章给大家讲解逻辑综合相关的内容。
芯时代青年
【期刊】你不能不知道的数字IC后端设计实现五大经典案例
#后端 #数字IC后端#时钟树综合#项目案例
吾爱IC社区
【期刊】学习Synopsys Fusion Compiler FE19: OCV(On-Chip Variation)相关
#中端 #综合 #ocv
OCV(On-Chip Variation)对时序的影响:晶片上的PVT变化,或者说“芯片内变异”(OCV),会引起时序变化。如果在分析和优化过程中未考虑OCV,可能会导致实际的时序违规被遗漏——考虑以下极端示例:工艺变异本质上是随机的,可能因晶体管而异。电压和温度变异则是系统性的,并且随着相关单元之间距离的增加而增大。
32768Hz
【期刊】开源的Bluespec SystemVerilog (BSV)语言表现如何?
#FPGA #开源 #EDA #游戏
Bluespec SystemVerilog (BSV) 是由Arvind 开发的 Bluespec 语言,这是一种高级功能 硬件 描述编程语言,本质上是Haskell(Haskell ( / ˈh æs k əl / ) 是一种通用的、静态类型的、纯函数式 编程语言,具有类型推断和惰性求值。)的扩展,用于处理一般的芯片设计和电子设计自动化。Bluespec的主要设计者和实现者是Lennart Augustsson。Bluespec 被部分评估(转换 Haskell 部分)并编译为术语重写系统(TRS)。它带有一个SystemVerilog前端。BSV 编译为Verilog RTL 设计文件。2020年1月,Bluespec开源了bsc(Bluespec SystemVerilog Compiler)。因此我安装了 bsc,这是一个编译器,可以对用BSV (Bluespec SystemVerilog)编写的设计进行高级综合。BSV 与任何其他语言一样,无法通过阅读手册来学习,我认为学习新语言的唯一方法是实际设计应用程序。因此,我尝试使用 BSV 设计《太空入侵者》游戏。
OpenFPGA
【期刊】DC 综合教程
#前端 #DC #Design Compiler #综合 #综合教程 #IC设计
详细、完善、细节的DC 综合教程。
数字IC与硬件设计的两居室
【期刊】FPGA工程师如何提升自己的算法能力?
#FPGA #FPGA #算法 #5G #信号处理
提升FPGA工程师的核心竞争力,掌握基本功和设计方法学,一方面提升模块、链路代码实现能力,掌握常用接口设计,同时,尽可能提升自己的算法能力,可以让自己的总理综合技能得到快速提升。
FPGA算法工程师
【期刊】数字IC后端实现 | 时钟树综合项目案例
#后端 #时钟树综合 #后端实战#
时钟树综合项目案例
吾爱IC社区
【期刊】DC基础学习(六)Verilog语言结构到门级的映射2
#前端 #综合#DC
DC基础学习,本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
【期刊】dc约束中的multi scenarios(多场景)
#前端 #综合
我们在做MCU芯片的时候,经常遇到PAD复用。有一种情况比较特殊:一个PAD在一个场景下用作时钟输入,另一个场景下用作数据的输入。这样的话,我们需要为这个PAD创建两组约束。
ExASIC
【期刊】原来时钟树综合还可以这么做(数字后端实现之时钟树经典案例)
#后端 #数字IC后端#时钟树综合#项目案例
吾爱IC社区
【期刊】【IC技术圈专栏】怎样在dc里做物理综合
#后端 #综合
物理综合就是不单纯考虑时序、面积和功耗,还要考虑APR的形状、pin坐标、可用的金属层等物理信息。
iLoveIC
【期刊】数字IC岗位,HR常问的44个问题
#求职就业 #IC设计#面试面经#IC验证
整理了一些HR面试或者综合面试时,面试官常常问的一些问题,建议大家秋招面试的时候提前看一眼,做到心中有数~
IC媛
【专栏】怎样在dc里做物理综合
物理综合就是不单纯考虑时序、面积和功耗,还要考虑APR的形状、pin坐标、可用的金属层等物理信息。
iLoveIC
【期刊】写不好的SDC约束
#后端 #综合 #sdc约束
sdc约束中的不常见问题记录一下
数字IC小站
【期刊】TCL技巧:一个超级实用的Debug方法
#自动化 #后端 #综合 #SDC #TCL #调试
白山头讲IC
【期刊】用NanDigits GOF来指导Synopsys Formality过signoff LEC
#中端 #formality #lec
用Formality做大规模设计的RTL vs APR ECO网表的signoff等价性检查通常难度很大。即使有svf的帮助也会经常不过,因为这时我们一共有两到三个svf:老RTL综合的svf,新RTL综合的svf,后端icc2优化产生svf(如果用icc2做后端实现),还有新旧两版rtl diff差异的svf。这些svf同时被读进formality后,有些accept,有些reject,这些reject通常很难一条一条的拿出来review为什么会被reject。另一方面,由于dft、(icc2以外的)后端工具优化、自动或者手工eco等都会导致formality不能正确mapping。
NanDigits
【期刊】Formality流程
#前端 #数字IC #EDA #Formality
formality是S家的形式验证的工具,形式验证故名思意是完成一个表面逻辑的验证,通过导入rtl代码和DC综合后的门级网表,验证前后逻辑是否一致,是否DC将部分逻辑消除了。
IC摸鱼仔
【期刊】学习Synposys FusionCompiler_前端01: 介绍
#中端 #综合 #后端
Synopsys FusionCompiler介绍
32768Hz
【期刊】用python实现网表分模块统计面积
#自动化 #python #后端
虽然dc也有report_area -hier命令来报告各级模块的面积,本python方案看似有点造轮子,但还是有一定的便利性。一、不受网表类型的限制,综合网表、DFT网表、APR都可以。二、可以过滤面积小于指定值的小模块,比如工具自动插入的ICG模块。三、还可以根据面积占比做排序,方便分析面积的瓶颈。
ExASIC
【期刊】今日说“法”:FPGA芯片如何选型?
#FPGA #芯片选型 #FPGA厂商 #综合考量
本篇就当下应用比较多的Intel、Xilinx,Lattice、Actel 数家厂商简单聊聊,其他厂商的选型可以对应延伸类似选择。
FPGA技术江湖
【期刊】逻辑综合重点解析55题(Design Compiler篇)
#后端 #综合 #DC
数字芯片实验室
【期刊】DC基础学习(五)Verilog语言结构到门级的映射1
#前端 #综合#DC
DC基础学习,本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
【期刊】千万门级芯片到底是多大规模?
#后端 #综合 #工艺 #门 #物理设计
白山头讲IC
【期刊】Clock Skew和Clock Tree长度太大怎么破?
#后端 #时钟树综合 #后端实战 # Clock Tree #Clock Skew
clock tree长度太长,clock tree做不平,怎么办?
吾爱IC社区
【期刊】逻辑综合的流程和命令
#后端 #综合
综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。逻辑综合通常用来做工艺较老的项目,或者较新工艺的面积和时序的评估。因此,前端设计工程师掌握逻辑综合的流程和相关EDA工具是必须的技能,可用来评估和提升设计代码的质量。
ExASIC
【期刊】综合网表带SDF前仿真
#验证 #后仿
网表布局布线前,未进行时钟树综合,保持时间尚未修复,此时我们也可以由DC/PT写出SDF文件进行综合网表仿真,但是此时的SDF文件中的保持时间为假的,可能导致出发器违例造成X态传播,造成仿真失败。本文介绍了两种方法来解决这个问题。
全栈芯片工程师
【期刊】深入理解芯片综合过程中的SDC约束
#中端 #SDC #综合
在设计芯片的过程中,综合是一个关键步骤,它将硬件描述语言(如Verilog或VHDL)转换为门级的网表。为了确保综合后的设计满足性能、面积和功耗等要求,正确设置SDC约束至关重要。
芯想事珹
【期刊】DC基础学习(三)Synthesis Flow2
#前端 #综合#DC
DC基础学习,本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
【期刊】在网表中,触发器是什么样的?
#后端 #dff #netlist #eco
在芯片设计阶段末期,因为schedule的需要,往往出现的情况是RTL code已经freeze了,但是相关的验证还没完成,这时候如果再发现code有问题,需要修改的话,就要直接修改网表(netlist),而不是直接修改RTL code那么简单了。本文介绍了几种always RTL和综合netlist的对比。
数字设计课堂
【期刊】.lib .lef文件转.db .mw库的方法和脚本
#后端 #db #milkyway
.lib文件,通常指的是“库文件”,在集成电路设计中,它包含了标准单元库(Standard Cell Library)或宏单元库(Macro Cell Library)的时序和功耗信息。.lef 文件是“库交换格式”的缩写,它定义了设计中使用的宏单元的物理信息。在布局(Placement)、布线(Routing)和提取(Extraction)等物理设计阶段中至关重要。在综合阶段之前需要将代码中替换上的memory的 .lib .lef文件转化成综合需要的 .db .mw 库文件。
芯想事珹
【期刊】组合逻辑环 Combinational loop 知多少
#后端 #综合 #代码风格 #组合逻辑循环 #Genus #LEC #Innovus
陌上风骑驴看IC
【期刊】cadence genus版的综合脚本
#前端 #综合
今天我们再来写个cadence genus版本的综合脚本。为了简单说明,只做了worst corner,可以满足大部分老工艺的综合
ExASIC
【期刊】【IC技术圈专栏】Accelerating ECOs in SOC Design
#前端 #综合 #ECO #大芯片
When a functional ECO is required, and it pertains to a specific sub-module, the design team aims to restrict the ECO to that particular sub-module rather than initiating synthesis for the entire design.
NanDigits
【期刊】DC基础学习(二)Synthesis Flow1
#前端 #综合#DC
DC基础学习,本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
【期刊】数字IC/FPGA:使用带参数的define 宏定义?
#FPGA #Verilog #define #类函数宏定义
最近发现在一些RTL设计中用到了类函数宏定义的方法定义一些参数,在以前的了解中,基于Verilog的开发只能定义常量宏,这是使用system verilog的缘故,因其结合了大部分Verilog 和 C的语法,使得system verilog 在使用时更加灵活,而且可综合的system verilog(sv)是可以替代Verilog的,特别是在简化接口方面。
FPGA自习室
【期刊】高级综合优化选项一:ungroup
#前端 #综合
高级综合优化选项系列,聊一聊如何优化设计。
ExASIC
【期刊】【资料库】IC FPGA开发与数字逻辑综合工具实践
#FPGA #资料库 #UVM #DFT #DC #VCS #工具实践
分享关于IC FPGA开发与数字逻辑综合工具的资料,有UVM和DFT的实训课程,DC和VCS的工具实践等,后台自行获取~
电子狂人
【期刊】关于Timing Exception
#后端 #综合 #SDC
码农的假期
【期刊】Uncertainty设置深入解析
#后端 #综合 #SDC
码农的假期
【期刊】用户IP加密
#FPGA #FPGA #Vivado #IP封装加密
目前了解到的vivado生成IP有两种方式,一种是带源文件的自定义IP,封装IP后可以在 IP Catalog 直接调用即可,这种方式综合实现和仿真和直接源文件并差别。另一种是使用综合网表dcp的IP形式,用户看不到源代码这样可以起到保护重要源代码的作用。
FPGA自习室
【期刊】RTL与HLS强强联合打造FPGA新开发之路
#FPGA #hls #xilinx
高层次综合(High-level Synthesis)简称HLS,指的是将高层次语言描述的逻辑结构,自动转换成低抽象级语言描述的电路模型的过程。
OpenFPGA
【专栏】在CentOS7上安装开源综合工具Yosys
在CentOS7上安装开源综合工具Yosys
ExASIC
【期刊】DC基础学习(四)综合优化的三个阶段
#前端 #综合#DC
DC基础学习,本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
【期刊】巧用DC里的RTL原语实现MUX门级映射
#后端 #综合
对于前端设计人员,经常会需要一个MUX来对工作模式,数据路径进行明确(explicit)的声明,这个对于中后端工程师下约束也很重要。这里介绍一种巧用的RTL原语,实现MUX的方法。为了在最终网表里边实现确实的MUX,通常有两种方式。1、RTL designer采用了手动实例化(instance)工艺的MUX来实现MUX。但是对于RTL在不同工艺下使用,却造成了一些不便。2、一种使用脚本替换的方法,即在综合elaboration的数据库上进行对标工艺的硬替换(replace),这样也需要一套脚本流程。上述方法可以实现MUX,但是灵活度不是很好,也需要额外的流程和代码量。这里看看DC的解决策略。
艾思后端实现
【期刊】高级综合优化二:状态机编码转换
#前端 #综合
一起来看看综合时怎么优化状态机编码
ExASIC
【期刊】Hold Time违例,该如何解决
#FPGA #vivado #sta
首先,从理论上讲,Hold Time违例,是因为时钟绕的太远,到达时间太晚。而且综合之后给出的时序报告都是估计值,因此综合之后可以不考虑Hold Time,只考虑Setup Time;即便此时Hold Time违例,我们也不需要去理会。在Place Design之后再去看Hold Time,如果此时Hold Time的违例比较小(比如-0.05ns),还是不需要理会的,因为工具在布线时会修复Hold,但如果Slack太大了,无法修复了,就会牺牲setup来弥补hold。如果出现了hold的违例,我们首先要分析时序报告,看是不是clock的skew太大了,hold违例一般都是时钟的skew太大导致,如果skew太大,就要检查原因了,是不是时钟路径上有buffer导致的,或者是因为时钟跨SLR这种路径太长导致。如果时钟路径上并没有什么多余的buffer或者逻辑,那使用全局时钟网络带来的skew是最小的。
傅里叶的猫
【期刊】认真check,run脚本不是新手着急的事
#后端 #综合 #DC
数字芯片实验室
【期刊】ARM Cortex-A7时钟树综合实战分析
#后端 #时钟树综合#后端实战#
吾爱IC社区是一个专业技术交流和分享数字IC设计与实现技术与经验的高端技术交流社区,目前社区高端已经拥有近1500位高级会员。
吾爱IC社区
【期刊】综合报告怎么看最合理
#前端 #综合
其中比较重要的几个rpt如下:.all_vios.rpt、.area.rpt、.power.rpt。.qor.rpt为综合模块的总体概况,其中包含大部分综合结果信息,如果你很急,大可以猛猛的怼着这个文件看
芯想事珹
【期刊】低功耗 | 从综合到PostRoute 功耗的Gap 有多大
#后端 #低功耗
陌上风骑驴看IC
【专栏】综合相关文档分享
user guide、综合命令、sdc、时序约束、TCL等
EDA文档
【期刊】时序电路为什么综合成了latch
#后端 #综合 #latch
有群友提问,下面的代码为什么在DC里可以综合成DFF,而在FPGA上却综合成了latch。这篇文章为您慢慢道来。
ExASIC
【期刊】DC基础学习(一)
#前端 #综合#DC
DC基础学习
Andy的ICer之路
【期刊】认真check,run脚本不是新手着急的事
#后端 #综合 #脚本 #调试技巧
数字芯片实验室
【期刊】数字IC设计中的分段时钟树综合
#后端 #CTS
为什么需要分段去做时钟树呢?因为在某些情况下,按照传统的方法让每一个clock group单独去balance,如果不做额外干预,时钟树天然是做不平的。比如,某个Macro(硬核IP或特定子模块)内部的寄存器,正常情况下工具无法识别到该寄存器,也无法将时钟和外部寄存器的时钟做平。
志芯
【期刊】Xilinx FPGA ISE开发流程及详细说明
#FPGA #ISE14.7 #详细开发流程
本篇详细讲解Xilinx FPGA ISE操作软件的发流程及详细说明,包括设计前准备、建立工程、输入设计、综合分析、RTL仿真、锁定管脚、布局布线、生成配置文件并下载、设计开发流程总结等内容。
FPGA技术江湖
【期刊】用python实现分模块按cell类型统计cell个数并降序排列
#自动化 #python #后端
有同学想看看综合网表里某模块里and、or、inv等cell的个数,谁最多谁最少。虽然用dc的各种命令组合也可以实现,但今天我们用python来实现。
ExASIC
【专栏】开源综合工具Yosys中的Verilog Parser
开源综合工具Yosys中的Verilog Parser
ExASIC
【期刊】ECF :early clock flow
#后端 #综合 #物理综合
陌上风骑驴看IC
【期刊】DC综合与Tcl语法结构
#后端 #综合 #DC
数字ICer