IC技术圈期刊 2022年 第08期

类别: FPGA(5) 前端(1) 验证(4) 后端(3) 嵌入式(0) 自动化(0) 模拟(0) 求职就业(1) 管理(0) 软件(0) 按月份
硅芯思见:SystemVerilog类中的静态方法和属性
#验证  #SystemVerilog  #Static Method 
在SystemVerilog中关于方法有两种“static”,一种是具有静态生命周期的方法(参见《SystemVerilog中的生命周期lifetime》),另一种则是静态的方法,两种“static”方法在声明时“static”关键字所处的位置是不同的,本文将主要针对静态方法进行说明。在SystemVerilog中,类中方法的生命周期是动态的(automatic lifetime),不能将类中的方法声明为具有静态的生命周期,但是可以将类中的方法声明为静态方法(static method),那么这种静态方法有哪些特点和使用注意事项呢?本文我们将通过示例进行说明。
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FPGA STA(静态时序分析)
#FPGA  #静态时序分析  #时延要求  #验证 
静态时序分析简称STA,它是一种穷尽的分析方法。它依照同步电路设计的要求。依据电路网表的拓扑结构,计算并检查电路中每个DFF(触发器)的建立和保持时间以及其它基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之中的一个,不需要设计者编写测试向量,由软件自己主动完毕分析,验证时间大大缩短,测试覆盖率可达100%。
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SystemVerilog | UVM | Sequence的仲裁和锁定,还有要避开UVM的bug
#验证  #UVM  #SystemVerilog  #Sequence 
比较多的干货,也偏保姆级,介绍Sequence之间发生竞争的时候,我们需要或者说可以做些什么,包括如何配置sequence的仲裁算法和优先级、如何让sequence占用sequencer(这个地方UVM 1.2有个bug),以及如何中断sequence的执行。
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为什么说 CPU 是人造物的巅峰?
#前端  #验证  #IC验证  #就业  #求职  #芯片  #秋招  #薪资  #前端设计 
如果把CPU和城市作类比,其中的控制及协调模块可以类比为政府及协调部门、电源模块相当于供电部门、内部的走线相当于街道,而其中一个有一个的小模块可以看做是小区、工业区、大学城等。但和城市不同的是,这些复杂的功能模块都要集成在指甲大小的芯片中.
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