IC技术圈
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IC技术圈期刊 2022年 第03期

类别： FPGA(8) 前端(13) 验证(6) 后端(2) 嵌入式(1) 自动化(0) 模拟(1) 求职就业(2) 管理(0) 软件(2) 按月份
平头哥开源项目wujian100_open | 基于VCS+Verdi的仿真
#前端 
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平头哥开源项目wujian100_open | 基于synplify+vivado生成bitfile
#前端 
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ARM Mali GPU | G710、G610、G510、G310
#前端 
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MyHDL，体验一下“用python设计电路”
#软件  #EDA  #myhdl  #前端设计 
用myhdl写了一个模块，里面有两个计数器：cnt1从0计到9，当cnt1=9时，cnt2从0计到4。不仅可以输出verilog，还可以仿真产生vcd和看波形。
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SystemVerilog中格式化输出域宽（field width）如何设置
#前端  #SystemVerilog  #Field Width 
在使用$display等方法格式化显示数据时，经常需要指定显示数据的对齐方式，一般情况下会在百分号（%）和指定基数之间通过指定域宽（field width）实现要显示数据的对齐格式。本文将示例field width在格式化显示中的使用方法。
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用spinal生成了一个计数器
#前端  #spinalhdl 
写verilog不就是时序逻辑和组合逻辑嘛，counter正是一个很好的hello world例子。
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使用Verdi的小技巧（四）
#前端  #Verdi  #仿真 
EDA工具Verdi使用小技巧
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ARM的前世今生
#前端  #行业 
深入剖析ARM发展史
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SOC基础学习（二）流水线与冒险
#前端  #SOC  #IC设计  #流水线  #冒险 
SOC基础学习（二）流水线与冒险
Andy的ICer之路 More
怎么设计一个Gfree mux电路(含代码）
#前端  #gfree mux 
gfree mux的代码设计
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ICG
#前端  #icg  #asic  #低功耗 
我们真正理解ICG吗？
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时钟门控clock gating
#前端  #低功耗设计  #时钟门控 
时钟是同步数字系统中的周期性同步信号，约占整个系统总功耗的40%。 芯片的中的功耗主要分为两部分：静态功耗(Static Power)和动态功耗(Dynamic Power)。所谓动态功耗，主要是由于信号的翻转从而导致器件内部的寄生RC充放电引起的
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Verilog实现可参数化的带优先级的数据选择器
#前端  #数据多路选择器  #参数化设计 
在FPGA设计中，大部分情况下我们都得使用到数据选择器。并且为了设计参数化，可调，通常情况下我们需要一个参数可调的数据选择器，比如M选1，M是可调的参数。
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