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用spinal生成了一个计数器
#前端  #spinalhdl 
写verilog不就是时序逻辑和组合逻辑嘛，counter正是一个很好的hello world例子。
ExASIC
【Spinal HDL】：Union使用
#前端  #自动化  #spinalhdl 
无论C还是SystemVerilog，都有union的定义。对于像struct、union等特性的使用，可以使代码的可阅读性和简洁性有极大的提升。在软件行业里来讲，Code Review是相对来讲还是比较多的，然而RTL代码中，做Review是一件比较麻烦的事情。SpinalHDL最近几个版本引入了Union，来一块儿看下～
Spinal FPGA