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数字IC/FPGA:使用带参数的define 宏定义?
#FPGA  #Verilog  #define  #类函数宏定义 
最近发现在一些RTL设计中用到了类函数宏定义的方法定义一些参数,在以前的了解中,基于Verilog的开发只能定义常量宏,这是使用system verilog的缘故,因其结合了大部分Verilog 和 C的语法,使得system verilog 在使用时更加灵活,而且可综合的system verilog(sv)是可以替代Verilog的,特别是在简化接口方面。
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UVM验证TinyALU项目:8 - Parameterized Class Definitions
#验证  #UVM  #类  #参数化 
UVM验证TinyALU项目第八章: 参数化的类
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FPGA数字信号处理:通信类I/Q信号及产生
#FPGA  #数字信号处理  #通信类I/Q信号  #DDIO IP核 
FPGA中利用IP核实现I/Q信号的产生,Quartus中提供了一个IP核为DDIO IP,可供采集高速ADC传入的数据后分成I/Q两路信号。并且通常比数据处理时采用数据截位生成I/Q两路数据方便高效……
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