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芯时代青年:芯片打工人的日常与数字前端全流程分享
【犄角旮旯的bug】UVM环境的看门狗怎么没看住超时了?
#验证  #UVM 
uvm验证环境里一般通过objection机制来控制仿真的结束,不过在机制之外,有时还需要通过看门狗来watchdog避免仿真环境挂死,watchdog配合objection一起来控制仿真的进行与结束。我一直自诩为对环境watchdog这件事烂熟于心了,不过没想到这天还是被伤害到了。“@harness.dut.hand_en”和“wait harness.dut.hand_en”到底有什么区别?
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【芯片设计】700行代码的risc处理器你确实不能要求太多了
#前端  #芯片  #处理器 
指令级在inst.md文档中,这个指令级真的非常奇怪。分长指令(2Byte)和短指令(1Byte)也就罢了,mem竟然还限制每拍只能取1Byte数据,这导致长指令需要两拍才能取指完成。进一步的后果就是长指令需要5拍处理完成,短指令只需要4拍处理完成。以后基于这个结构可以再优化优化,继续当练手用的代码。模块数据流如下图所示,将获取到的角度进行一个8阶的FIR滤波,加速度进行一个2阶的IIR滤波,即可得到相对平滑一点的数据,然后经过Cordic算法进行姿态解算,即可得到roll和pitch角度,为了得到更加平滑一点的roll和pitch数据,这里将得到的角度再进行了一个1阶的均值滤波(本来使用的是3阶的均值滤波,但是相位延时有点大,所以修改为1阶的了)
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深入理解AMBA总线(十八)一个简单的AXI2SRAM设计
#前端  #AMBA 
本篇文章讲解一个简单的AXI Slave的设计,希望能够带大家巩固AXI的基本设计思路。本模块是ETH开源项目PULP的一个小模块。
芯时代青年
快速入门数字芯片设计,更深入了解SystemVerilog
#前端  #SystemVerilog 
这节课的内容比较轻松,主要是讨论SV的一些注意事项和“奇巧淫技”。希望对大家有所帮助。
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UVM源码计划(零)——下定决心读源码前的自测环节
#验证  #uvm 
最近被某同学拉着抽空看了些UVM源码,在读源码的过程中发现了很多基础知识的不足,因此结合过程中一些提问汇总了这篇文章。简单点说就是,如果这篇文章中提到的知识点还没搞懂,那不建议着急的去看UVM源码,推荐先看SystemVerilog基础知识。
芯时代青年
异步电路碎碎念(一) 到底什么是异步电路
#前端  #异步电路 
异步电路同步化是我们在进行IC设计时候必须要跨越的一道坎和必须要掌握的基础知识。个人认为对异步电路的理解以及处理经验是衡量一个IC前端水平的重要指标。不过这部分最可怕的点是,哪怕把注意项和坑想的再明白理解的再清楚也还是可能会翻车,简单说异步电路堪称bug重灾区。看之前一些项目案例的时候,一群那么有经验的大佬仍然会在异步场景里出问题,而且除了问题之后是真的难定位。
芯时代青年
【芯片验证】UVM源码计划(一)从component::type_id::create()开始看起
#验证  #UVM 
众所周知在uvm环境中,uvm_component的创建需要通过component::type_id::create()而非new()方法,各种工具书都对此进行了解释,核心就是通过该方法来使用factory机制。
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探索basic_verilog:一个全面的Verilog和SystemVerilog开源库
#前端  #开源 
介绍一个全面的Verilog和SystemVerilog开源库https://github.com/pConst/basic_verilog
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【芯片设计】从RTL到GDS(三):逻辑综合
#中端  #综合 
本篇文章给大家讲解逻辑综合相关的内容。
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异步电路碎碎念(六)手撕打拍同步器
#前端  #异步设计  #同步器 
异步逻辑同步器结构:1.单比特电平打拍同步器;2.单比特脉冲打拍同步器;3.多比特数据打拍同步器;4.多比特电平使能DMUX同步器;5.多比特脉冲使能握手同步器;6.异步FIFO;
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