为了向身边初学的小伙伴展示UVM最简单的工作机制，曾经写过的一个简单的令人发指的小demo，记录一下，送给初学的朋友。

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设计码完代码后，有时候想简单调试一下基本的通路，此时还没有验证资源进来，可以仿照modesim仿真的方法，创建一个.v/.sv的顶层，里面例化DUT，里面加预期激励。下面是VCS/XRUN两种仿真工具最简单的demo，spi_slv.v是待测dut, tb_top.sv为顶层top,例化dut, 里面添加对应的激励。

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formal和simulation一样，也是基于coverage-driven的验证方式；针对formal的coverage metrics，可以分为以下几种（不同工具定义略有不同，本文以Jaspergold为例）：code coverage、functional coverage。以覆盖率作为sign-off的标准，各家工具略有不同，但大体一致，分为6个步骤……

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如何解决SV进程之间的冲突？示例代码中，如何保证在仿真时间不前进的情况下，保证c=b这句话后执行？只需要在c=b之前加一句uvm_wait_for_nba_region();

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网表布局布线前，未进行时钟树综合，保持时间尚未修复，此时我们也可以由DC/PT写出SDF文件进行综合网表仿真，但是此时的SDF文件中的保持时间为假的，可能导致出发器违例造成X态传播，造成仿真失败。本文介绍了两种方法来解决这个问题。

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在面向对象的世界里，继承是一个为人所熟知的概念，也是OOP的方法论之一。继承则又可以分为单继承和多重继承。单继承是比较常用的思路，比如经典的继承例子：麻雀类继承于鸟类，鸟类继承于动物类，子类不仅具有父类的属性和方法，同时还有自己的特质。而多继承则是表明子类可以同时具有多个父类，兼具多种“角色”的属性和方法。在SV 2012标准里引入了接口类（interface class）和实现（implements），可以实现多重继承的设计。

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在SystemVerilog中，我们知道可以使用动态数组实现数组元素个数的动态分配，即随用随分，其中元素在数组中的索引是连续的，但是如果要实现数组元素访问时不采用连续索引的话，采用动态数组和定宽数组就不是很合适，容易造成空间的浪费，为此在SystemVerilog中引入了关联数组（Associative Array），实现了一种查找表，该查找表的索引可以根据用户需要指定，不限于整形，其内存空间直到使用时才会分配，即只针对写入的元素分配存储空间，其使用方式类似于Perl等其他语言中的哈希结构。关联数组与其他数组表面上的不同主要体现在数组的索引上，非关联数组的索引一般都是整型变量，而关联数组的索引可以是任何的数据类型。下面我们将通过示例说明关联数组是如何定义和常用的方法如何使用。

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Verdi是一个功能强大的debug工具，可以配合不同的仿真软件进行debug，很多企业常用的就是VCS+Verdi或或者Xcelium(xrun)+Verdi的方式进行代码的仿真与检查，Verdi使用情形主要是IC验证工程师(Debug)，IC设计工程师(Review)。总之，Verdi很重要，作为一名ICer要是不会用Verdi，确实说不过去。

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