IC技术圈
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IC技术圈期刊 2021年 第12期

类别： FPGA(9) 前端(11) 验证(13) 后端(6) 嵌入式(0) 自动化(3) 模拟(0) 求职就业(10) 管理(0) 软件(1) 按月份
用Python解决Verilog网表转CDL大小写重名的问题
#自动化  #python  #后端 
在用calibre v2lvs把APR网表转CDL时是不是经常遇到下图的情况？这是CDL不区分大小写的原因。最常见的解决方法就是写脚本替换。我们注意到log里warning非常有规律：Duplicate port/net name "xxx" found in module "xxx"，这样我们可以用正则提取net和module名字。
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用Python写一个stdcell library的parser
#自动化  #python  #后端 
用正则写一个简单的stdcell library的parser。对于多行的文本，设置标志位，在区间里进行正则匹配，可以提高准确性和效率。
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用Python提取Verilog网表层次和实例化关系
#自动化  #python  #后端 
我们知道Verilog网表文件很大，小的也有几十M、几百M，但Verilog网表没有形为级描述，只剩下stdcell和macro的实例化。本文用python正则实现了网表实例化关系提取。总结：正则不难，难的是善于总结和灵活应用。定义合理的数据存储结构也是非常重要的，后续操作会简便很多。
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