用Python提取Verilog网表层次和实例化关系

#自动化 #python #后端

我们知道Verilog网表文件很大，小的也有几十M、几百M，但Verilog网表没有形为级描述，只剩下stdcell和macro的实例化。本文用python正则实现了网表实例化关系提取。总结：正则不难，难的是善于总结和灵活应用。定义合理的数据存储结构也是非常重要的，后续操作会简便很多。