在芯片版图设计中，“Jog”通常指金属互连线或扩散区等图形为了满足设计规则、优化面积或改善连通性，而做出的局部、短距离的弯折或偏移。

本文分析AI LLM+Agent在芯片设计中的落地现状，指出验证、RTL生成、FPGA、DFT和IR Drop修复等方向已跑通，案例数据显示显著提效。本地化部署可解数据安全之忧，同行已用AI提前下班，观望不如从验证环节入手。

一份最差动态IRDrop的、可直接复用的gsr和tcl模板。

这份清单把前面几篇里的要点收敛成可以逐项打勾的条目，分四组：VCD 数据、GSR 配置、角的选择、结果核对。目的是在跑之前把会让数字废掉的问题挡掉。

做动态压降时遇到过很典型的一幕：换一个提取角，结果从 2.30% 跳到 17%，中间没有任何设计改动。这种量级的跳变，第一反应不该是“设计有问题”，而是先把数据源核对一遍。

IR drop 是电流乘电阻。这个式子把 corner 的选择问题拆成了两个方向相反的诉求：想让压降最大，电流要取最大，电阻也要取最大，而这两个最大值并不出现在同一个温度上。

后仿 VCD 动辄几百上千个周期，全跑不现实（代价是节点数乘时间步，近似线性增长），通行做法是在 VCD 里挑一到两个关键周期做瞬态分析。挑得准不准，直接决定结论能不能用。下面记录我们如何把一个 17 µs 的 VCD 收敛到 15.54 ns 的窗口，以及几处只看结果看不出来的地方。

如何理解静态时序分析中，OCV模式下的early和late？为什么我想看hold time violation需要用-early，想看setup需要用-late？

这次排障最深的体会是"同一个缺陷，在三个层面有三种表现"：DFTC 少声明了两个 Constant 信号，到了 TetraMAX 是 S1 链阻断，到了门级仿真又变成漫天 X 态。第一层用 add_pi_constraints 打补丁能过 DRC、出 pattern，看似好了，其实只是"TetraMAX 知道了"而"testbench 不知道"——工具内部视图和协议文件不一致，是最隐蔽的坑。另外一点：遇到 X 不要急着看波形大海捞针，先算清楚 X 集中在哪些脚、出现在哪个阶段，再用探针沿控制信号追，两轮就能收敛。

DFT 插入完成后检查网表，发现扫描链并没有按约束复用指定的端口，DC 反而自作主张新加了几个顶层端口……

基于get_lib_pins、get_attribute来获取lib cell的function

利用logger管理innovus的log，抓住重点信息

经过层层抽丝剥茧，我们发现这是一场由 工艺规则（LEF）、通孔生成规则（VIARULE）和硬编码 VIA 定义 三者参数割裂引发的系统性乌龙事件。

tcl里不是任意地方都可以加注释

利用鞋带公式计算多边形面积

用 ::tcl::mathop::+ 对row面积列表求和

irdrop从itf转redhawk tech file

梯形法则数值振铃

三个选项的核心区别，是在仿真精度和速度之间做权衡

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