#FPGA #Vivado #多线程

科学计算technomania

#FPGA #FPGA #芯片

介绍了FPGA设计中，利用Vivado进行布线拥塞原因分析和对应的解决办法。

FPGA算法工程师

#FPGA #FPGA #Vivado #IP封装加密

目前了解到的vivado生成IP有两种方式，一种是带源文件的自定义IP，封装IP后可以在 IP Catalog 直接调用即可，这种方式综合实现和仿真和直接源文件并差别。另一种是使用综合网表dcp的IP形式，用户看不到源代码这样可以起到保护重要源代码的作用。

FPGA自习室

#FPGA #FPGA #通信 #软件无线电 #Xilinx #Matlab

使用FPGA和Matlab进行调制解调，实现AM和DSB调制，相干解调和非相干解调。

FPGA探索者

#FPGA

新版本最大的特色是安装磁盘占用空间减少很多，如果安装7系列，U系列，U+系列FPGA，相比2022.1磁盘占用空间减少一半。

亦安的数字小站

#FPGA #vivado #逻辑分析仪

本次带来Vivado系列，Vivado逻辑分析仪使用教程。传统的逻辑分析仪在使用时，我们需要将所要观察的信号连接到FPGA的IO管脚上，然后观察信号。当信号比较多时，我们操作起来会比较繁琐。在线逻辑分析仪就比较好的解决了这个问题，我们可以将这些功能加到FPGA设计当中。在线逻辑分析仪也同样是在FPGA设计中，通过一个或多个探针来采集希望观察的信号。然后通过JTAG接口，将捕获到的数据通过下载器回传给我们的用户界面，以便我们进行观察。

FPGA技术江湖

#FPGA hls

自上次汇总了HLS视频 Vivado HLS视频汇总 之后，本文将为大家学习HLS提供一些讲解以及资料汇总。

ZYNQ

#FPGA #Vivado #non-project

vivado有project模式和non-project模式，project模式就是我们常用的方式，在vivado里面新建工程，通过GUI界面去操作；non-project模式就是纯粹通过tcl来指定vivado的流程、参数。

傅里叶的猫

#FPGA #FWFT #FIFO #Vivado

在逻辑设计电路中，FIFO是经常使用的电路单元之一，根据数据延时不同，FIFO可以分为预取FIFO和非预取FIFO（标准FIFO），其中预取fifo能够提高后级模块的处理效率，在高速设计中经常被使用。比如，FWFT在需要低延时访问数据的应用以及需要根据读取数据的内容进行节流的应用。

FPGA自习室

#FPGA #FPGA #VIVADO

【Vivado那些事】Vivado那些事是一个系列在更文章，设计使用技巧，常见问题等等，本期带来常用的快捷键，更多精彩欢迎关注公众号：OpenFPGA

OpenFPGA

#FPGA #verilog#

好的书不在于多少，而在于能够取其精华去其糟粕，编者给大家推荐几本FPGA系列学习电子书籍，包括了CPLD/Verilog编程语言基础与设计，数字IC、基本逻辑、组合逻辑等基础电路，Vivado平台开发与调试、集成开发环境使用及相关技巧，FPGA数字信号处理、数字图像处理及各种FPGA实战项目设计案例等等。

ZYNQ

#FPGA #Vivado#HLS#

本文将为大家学习HLS提供一些讲解以及资料汇总。

ZYNQ

#FPGA #时序分析

理论分析VIVADO对建立时间的分析方法，短文

FPGA LAB

#前端

数字ICer

#FPGA #逻辑分析仪 #Signal Tap #Chipchop

FPGA零基础学习视频系列之FPGA之逻辑分析仪使用、Quartus Signal Tap、ISE Chipchop、Vivado使用。

FPGA技术江湖

#自动化 #TCL #FPGA

FPGA开源工作室

#FPGA # 时序分析

VIVADO对建立时间分析的示例

FPGA LAB

#FPGA #Vivado IP核 #视频

网络交换FPGA

#FPGA #vivado #sta

首先，从理论上讲，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合之后可以不考虑Hold Time，只考虑Setup Time；即便此时Hold Time违例，我们也不需要去理会。在Place Design之后再去看Hold Time，如果此时Hold Time的违例比较小（比如-0.05ns），还是不需要理会的，因为工具在布线时会修复Hold，但如果Slack太大了，无法修复了，就会牺牲setup来弥补hold。如果出现了hold的违例，我们首先要分析时序报告，看是不是clock的skew太大了，hold违例一般都是时钟的skew太大导致，如果skew太大，就要检查原因了，是不是时钟路径上有buffer导致的，或者是因为时钟跨SLR这种路径太长导致。如果时钟路径上并没有什么多余的buffer或者逻辑，那使用全局时钟网络带来的skew是最小的。

傅里叶的猫

#FPGA #arm #xilinx

得益于Risc-V的兴起，ARM公司在前几年把m3和m0的内核通过Design_Star的活动给开源了，开发者只需要在ARM网站上注册就可以下载源码或者是IP核来直接调用，目前来看比较完善的有Xilinx和Gowin这两家体验挺好。其中Vivado中开发目前比较广泛及方便。 今天介绍几个基于ARM M0/M3的开源项目。

OpenFPGA

#FPGA #Vivado #工程创建

本篇介绍了两种创建工程的方法，一种是根据向导进行创建，一种是直接使用tcl指令进行创建，还简单介绍了工程参数在哪进行更改。

电子狂人

#FPGA # 时序分析

保持时间

FPGA LAB

#前端 #RSA #蒙哥马利 #IP设计

主要基于FPGA进行相关的硬件设计，也可以采用ASIC，对于硬件初学者来说，是一个很值得学习的地方，包括第八部分相关的加法器的实现；一些算法的硬件实现；一些随机数的产生；抵抗侧信道攻击的算法；SOC相关的AXI总线等；一些密码学的相关知识，如大数模乘、模幂。相关的软件的使用，如Vivado，Verdi，VCS等，语言的掌握，如Verilog，Python，SystemVerilog，C等

摸鱼范式

#FPGA #FPGA #Vivado

【Vivado使用误区与进阶】总结篇 包含TCL应用等各方面Vivado使用技巧和技术

OpenFPGA

#FPGA #Xilinx #Vivado #使用小技巧

电子狂人

#FPGA #vivado #错误解决

ERROR: [Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 3 out of 3 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use set_property SEVERITY {Warning} [get_drc_checks NSTD-1]. Problem ports: clk, din, dout.

OpenFPGA