本次带来Vivado系列，Vivado逻辑分析仪使用教程。传统的逻辑分析仪在使用时，我们需要将所要观察的信号连接到FPGA的IO管脚上，然后观察信号。当信号比较多时，我们操作起来会比较繁琐。在线逻辑分析仪就比较好的解决了这个问题，我们可以将这些功能加到FPGA设计当中。在线逻辑分析仪也同样是在FPGA设计中，通过一个或多个探针来采集希望观察的信号。然后通过JTAG接口，将捕获到的数据通过下载器回传给我们的用户界面，以便我们进行观察。

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所选FPGA是ZYNQ-020 SoC，摄像头是便宜的Raspberry PI摄像头，带有两个红外LED，最大分辨率为 1080p@60Hz。该项目展示了一些红外图像处理算法，如坏点校正、中值滤波器、低通滤波器（平滑滤波器）、图像锐化、边缘检测等，这些算法可以提高图像质量。

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本篇分享一下天线的基础知识，内容来源于网络（ZTE中兴）。

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作为一个FPGA开发者，之前对于DDR的使用，一直仅限于对厂商接口的使用，像无论是Xilinx还是Intel，在使用DDR时甚至IP配置参数都不需要了解，直接从老的工程里把IP拷贝过来就可以，而在使用DDR时只需要会使用AXI4/AvalonMm标准总线接口就行了。混了这么多年，本着够用即可，再往下稍微了解些。个人总结，浅入浅出。让我设计一个控制器那可是难为我了。

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首先，从理论上讲，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合之后可以不考虑Hold Time，只考虑Setup Time；即便此时Hold Time违例，我们也不需要去理会。在Place Design之后再去看Hold Time，如果此时Hold Time的违例比较小（比如-0.05ns），还是不需要理会的，因为工具在布线时会修复Hold，但如果Slack太大了，无法修复了，就会牺牲setup来弥补hold。如果出现了hold的违例，我们首先要分析时序报告，看是不是clock的skew太大了，hold违例一般都是时钟的skew太大导致，如果skew太大，就要检查原因了，是不是时钟路径上有buffer导致的，或者是因为时钟跨SLR这种路径太长导致。如果时钟路径上并没有什么多余的buffer或者逻辑，那使用全局时钟网络带来的skew是最小的。

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在直接采样 RF 设计中，数据转换器的特征通常是 NSD、IM3 和 ACLR 参数，而不是 SNR 和 ENOB 等传统指标。在软件定义无线电和类似的窄带用例中，量化落入感兴趣频段的数据转换器噪声量更为重要；传统数据转换指标不适合这样做。本白皮书首先介绍了传统 ADC 参数（SFDR、SNR、SNDR (SINAD) 和 ENOB）背后的数学关系，并说明了为什么这些指标可以很好地表征宽带应用（例如超外差接收器）中的数据转换器。然后描述了为什么这些指标不适用于不能在其全部奈奎斯特带宽上运行的数据转换器，如在 SDR 等直接射频采样应用中。详细介绍了 NSD、IM3 和 ACLR 的推导和测量。

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本次设计没有用按键控制数字时钟的秒，采取"Top to down"设计思想，分模块设计。大家可以自己做拓展设计再使用一个按键控制数字时钟的，然后用第三个按键来控制数字时钟的运行。

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