IC技术圈
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IC技术圈期刊 2021年 第11期

类别： FPGA(4) 前端(2) 验证(6) 后端(1) 嵌入式(0) 自动化(0) 模拟(1) 求职就业(6) 管理(1) 软件(0) 按月份
SystemVerilog | UVM | Phase机制基础
#验证  #SystemVerilog  #UVM  #芯片验证 
Phase机制在基于UVM的仿真中尤其重要，它是整个仿真周期中的同步机制。本文将介绍Phase的基础部分，包括Phase的概念、框架和应用实例。
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SystemVerilog | UVM | 深入Phase机制，看懂Phase机制实现原理
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本文将在前面介绍Phase机制基本内容的基础上，到源代码中去了解Phase机制的实现方式，并且将尽可能以可视化的方式来呈现Phase机制源码的实现逻辑，属于Phase机制进阶篇。
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SystemVerilog中的event到底怎么回事儿
#验证  #event  #triggered 
在SystemVerilog构建测试平台时，经常会用到event来实现多个进程之间的同步处理，例如一个进程处于等待某事件发生，当该事件发生了那么对应的进程将会被执行。但是有时候我们会遇到明明已经触发了事件，为什么对应的进程还处于挂起等待状态呢？该文将示例说明。
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generate常用用法
#验证  #generate 
本文示例generate常用用法
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SVA概述
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这里，你可以对SVA有一个快速的了解，但是需要你自己coding下文中示例加深印象
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形式验证与formality基本流程
#验证  #形式验证 
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