成员列表
期刊
专栏
活动
招聘内推
知识付费
开源项目
搜索
RSS订阅
视频
EDA在线
IC问答
成员出版图书
书单
CEF102
首页
成员列表
期刊
专栏
活动
招聘内推
知识付费
开源项目
搜索
RSS订阅
视频
EDA在线
IC问答
成员出版图书
书单
CEF102
IC技术圈
致力于建立知识、人的联系
时序电路为什么综合成了latch
时序电路为什么综合成了latch
#后端
#综合
#latch
有群友提问,下面的代码为什么在DC里可以综合成DFF,而在FPGA上却综合成了latch。这篇文章为您慢慢道来。
ExASIC
More