SystemVerilog | UVM | 精讲RAL寄存器模型基础

IC技术圈

致力于建立知识、人的联系

#验证 #SystemVerilog #UVM #芯片验证

RAL（Register Abstract Layer，寄存器抽象层），通常也叫寄存器模型，顾名思义就是对寄存器这个部件的建模。本文要介绍的内容，包括对UVM寄存器模型的概述，如何构建寄存器模型，以及如何将寄存器模型集成到验证环境中。