IC技术圈
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UVM设计模式 （九） 状态模式、Modelling Finite-State Machines in Testbench
UVM设计模式 （九） 状态模式、Modelling Finite-State Machines in Testbench
#验证  #UVM  #设计模式 
在我们的验证环境中，有时也需要一个组件专门负责FSM的建模；例如验证USB Device DUT时，验证环境需要模拟USB Host的行为；对于USB协议复杂的状态机，使用专门的FSM组件模拟，可以减少组件间的耦合；也可以将FSM组件的状态赋值到virtual interface上，通过波形协助debug；
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