成员列表
期刊
专栏
活动
招聘内推
知识付费
开源项目
搜索
RSS订阅
视频
EDA在线
IC问答
成员出版图书
书单
CEF102
首页
成员列表
期刊
专栏
活动
招聘内推
知识付费
开源项目
搜索
RSS订阅
视频
EDA在线
IC问答
成员出版图书
书单
CEF102
IC技术圈
致力于建立知识、人的联系
数字IC/FPGA:使用带参数的define 宏定义?
数字IC/FPGA:使用带参数的define 宏定义?
#FPGA
#Verilog
#define
#类函数宏定义
最近发现在一些RTL设计中用到了类函数宏定义的方法定义一些参数,在以前的了解中,基于Verilog的开发只能定义常量宏,这是使用system verilog的缘故,因其结合了大部分Verilog 和 C的语法,使得system verilog 在使用时更加灵活,而且可综合的system verilog(sv)是可以替代Verilog的,特别是在简化接口方面。
FPGA自习室
More