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微信公众号:志芯
曾就职于华为海思等大厂,数字设计后端工程师,成功参与多款大型SOC后端设计,工作业务领域涉及逻辑综合、布局布线、静态时序分析、物理验证、形式验证、Low Power、功耗分析、DFT等。
修timing violation的二十一种方法
#后端  #STA  #sign-off 
修timing的方法一网打尽。
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OCV的来龙去脉
#后端  #OCV 
OCV就是制造工艺各环节引起的偏差。
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为什么要做low power check
#后端  #UPF  #low power check 
一是检查low power constrain,二是检查low power可能引入的逻辑错误。
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浅谈MOS管中的寄生电容
#后端  #寄生电容 
进入深亚微米工艺,寄生电容成为影响器件性能的重要因素。
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什么是AOCV、POCV和LVF
#后端  #STA  #OCV 
不同的OCV是基于不同的数学模型对cell delay的统计学迫近。
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后端sign off review中的几个问题
#后端  #sign off  #review 
关于后端review中几个不太常见问题的思考。
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关于hierarchical design的upf file的一些思考
#后端  #UPF  #low power 
hierarchical design的upf要重点考虑IO的处理、模块间chain和控制信号的交互、以及power plan的对齐。
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反相器的物理库和前端RTL设计
#后端  #库设计 
以反向器为入口,了解库设计。
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lef文件生成和内容介绍
#后端  #库设计 
以反相器为入口,了解lef文件。
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深入研究计算绕线寄生RC参数和绕线delay的数学模型
#后端  #RC抽取 
你有没有感觉做设计的时候,似乎用到的各种模型和算法都很模糊?特别是cell delay和绕线delay。本文力图消除这种模糊的感觉。NLDM, none lineal delay model即非线性模型,这个模型属于电压源模型。输出v不变,load上cap变化不会对电压影响。明显不适用与现在的大规模先进工艺design。已经淘汰了,米勒效应,温度的变化,高阻互联这些效应也解释不了。CCS,con_current source即复合电流源模型,这个模型属于电流源模型,输出I不变,load上cap变化会对I影响,V也变化。CCS模型计算出的cell delay可能比NLDM模型准确。对于计算Net delay,CCS模型中的驱动模型(随时间变化的电流源模型)肯定要比NLDM模型中的驱动模型(线性变化的电压源模型)更准确。
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数字IC设计中的分段时钟树综合
#后端  #CTS 
为什么需要分段去做时钟树呢?因为在某些情况下,按照传统的方法让每一个clock group单独去balance,如果不做额外干预,时钟树天然是做不平的。比如,某个Macro(硬核IP或特定子模块)内部的寄存器,正常情况下工具无法识别到该寄存器,也无法将时钟和外部寄存器的时钟做平。
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浅谈dft之dft概述
#后端  #DFT 
可测试性设计(Design for Testability)是一种集成电路设计技术。它是一种将特殊结构在设计阶段植入电路的方法,以便生产完成后进行测试,确保检测过后的电子组件没有功能或制造上的缺陷。电路测试有时并不容易,电路的许多内部节点信号在外部难以控制和观测。通过在半导体工艺中添加可测试性设计结构,如扫描链等,并利用自动测试设备执行测试程序,可以在生产完成后立即进行质量检测。有些特定的设备会在其最终产品的组件上加上测试功能,在消费者的使用环境下执行时一并测试。测试程序除了会指出错误信息外,还会一并将测试的日志保留下来,可供设计人员找出缺陷的来源。更简单的说,测试程序会对所有的被测设备输入测试信号,并期待它们给出预期的正确回应。如果被测设备的回应与预期回应一致,则可得知电路正常,否则 即为测试错误。为了方便使用测试程序检测错误,电路设计阶段不可忽视可测试性设计。在可测试性设计的规则确认完善下,可以利用自动测试图样发生器进行更复杂的测试。
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