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芯片ECO(一)
#后端  #ECO 
ECO通常包含timing ECO,function ECO,我们本节看看timing ECO。timing ECO通常先将PD设计加载到tempus进行timing signoff分析,通过eco_opt_design等命令fix remaining timing violations,并产生ECO脚本,在innovus中执行ECO脚本后,QRC提取寄生参数, 再次进行tempus时序分析。
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芯片设计之CDC异步电路(三)
#前端  #ASIC  #CDC 
二进制码的最高位作为格雷码的最高位;二进制码的高位、次高位相异或得到次高位格雷码;格雷码其余位依此类推;
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综合网表带SDF前仿真
#验证  #后仿 
网表布局布线前,未进行时钟树综合,保持时间尚未修复,此时我们也可以由DC/PT写出SDF文件进行综合网表仿真,但是此时的SDF文件中的保持时间为假的,可能导致出发器违例造成X态传播,造成仿真失败。本文介绍了两种方法来解决这个问题。
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