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SystemVerilog Assertion精华知识

#验证 #Assertion #断言 #SVA

SystemVerilog中引入的SVA在协议检查和协议覆盖率方面可以发挥重要的作用，它们更接近设计信号，通过将这些断言直接连接到设计，一方面便于管理，另一方面仿真性能可以得到极大的提高。SVA语言本身非常简洁，且提供了很好的时序控制能力。

三个锦囊妙计助效率提升

#自动化 #vim #csh

本文介绍了vim的配置、cshell的配置等三个小技巧

设计模式在芯片验证中的应用——状态

#验证 #设计模式

状态模式是一种行为设计模式，让你能在一个对象的内部状态变化时改变其行为，使其看上去就像改变了自身所属的类一样。