IC技术圈期刊 文章分类

类别: FPGA(377) 前端(242) 验证(177) 后端(137) 嵌入式(9) 自动化(24) 模拟(23) 求职就业(164) 管理(12) 软件(27) 按月份
AD9361的配置,代码,采样,脚本转换,软件使用
#FPGA  #AD9361  #ZYNQ 
本文详细描述了AD9361的配置,代码,采样,脚本转换,软件使用等等,帮助读者能够快速了解AD9361,在实际项目组了解,也提供了测试方法与测试技能,不可多得的学习好方法好实践,提升我们的动手能力。
ZYNQ
为什么你觉得FPGA难学?如何入门?
#FPGA  #FPGA  #学习经验分享  #学习避坑指南 
为什么你觉得FPGA难学?如何入门?FPGA为什么是可以编程的?“真值表”内部值是什么?本篇给你带来全面的学习解惑。
FPGA技术江湖
2021秋招总结(器件方向转行数字IC设计)
#求职就业  #求职  #面试经验  #数字设计 
本文分享了器件转数字设计的成功校招笔试和面试经历。
数字芯片设计
IC前端设计技能树及相关资料推荐
#前端  #IC  #前端  #技能树  #推荐  #资料  #书籍 
本文给出了IC前端工程师的技能树以及相关书籍推荐,里面推荐的每一份资料和书籍都有下载链接。
IC小迷弟
常用电路设计——“分频电路”
#前端  #数字IC  #前端  #Verilog  #偶数分频  #奇数分频  #小数分频  #求职  #手撕代码 
本文分享了数字电路中设计常见的时钟分频电路设计,包括偶数分频、奇数分频、小数分频,除了从Verilog代码的角度给出分频电路的设计思路之外,本文还提供了直接从逻辑电路角度出发的设计方法。
数字IC剑指offer
我的第三个UVM代码——把testcase与driver分开
#验证  #UVM 
在本示例中没有env、agent、sequencer、sequence等组件,属于一个简化的验证环境,主要是由于分步演示的需要。侧面也说明UVM是一个灵活的验证架构,可以根据自己的需要进行裁剪。
ExASIC
“EDA算法”入门课程与书籍推荐
#自动化  #EDA  #课程  #书籍 
入门课程与书籍推荐之“EDA算法”
网络交换FPGA
静态时序分析圣经翻译计划
#前端  #STA  #时序分析 
Static Timing Analysis for Nanometer Designs:A Practical Approach
摸鱼范式
数字后端面试高频问题
#后端  #数字IC  #后端  #求职  #面试  #芯片物理设计 
数字后端相比于前端门槛较高,但知识技能树非常清晰,包括:data setup、floorplan、placement、cts、routing、DFM、DRC/LVS、ECO等。本公众号推出的专题——“后端面试高频问题”分模块对数字芯片物理设计相关知识点进行了整理,以帮助大家轻松应对数字后端的笔面试。
数字IC剑指offer
AXI-Stream代码详解​
#FPGA  #AXI  #代码 
简单介绍AXI-Stream代码及仿真,会有源码分享
OpenFPGA
标准单元库高度选择
#后端 
标准单元库的选择非常重要,选择一套适合的库,对于芯片时序收敛,物理收敛,以及最终芯片的PPA
白话IC
Verilog如何实现低功耗设计?
#FPGA  #ASIC  #FPGA 
做芯片第一应该关注的是芯片的PPA(Performance, Power, Area),本篇浅显的部分讨论,第二个 P,Power功耗,在RTL设计中如何做到低功耗设计,对于移动设备续航的十分重要,不要让你的芯片徒增功耗。
硅农
CPU如何“读懂”代码?
#模拟  #CPU 
详述CPU是如何识别代码的,不来瞧瞧吗?
电子狂人
你还在用plusargs传递参数吗?来试试这个玩法~
#验证  #UVM  #SV 
当面对很多验证组件,并且有很多命令行参数需要传递的时候,如何才能简单的实现给这些组件传递命令行参数呢?
杰瑞IC验证
IC验证工程师高效战斗手册--验证feature文档梳理
#验证  #效率  #流程 
本文我们一起探讨如何又快又好的梳理验证测试点这个文档?怎样在验证过程中充分使用这个文档?
杰瑞IC验证
BUF、BUFG、BUFGCE、BUFR、IBUF、IBUFDS、IDDR、ODDR
#FPGA  #fpga  #c++  #数字ic  #面试 
欢迎关注微信公众号《精进攻城狮》,不断分享FPGA、IC、C++相关笔试面试题。
精进攻城狮
ila抓取数据,matlab分析,调试AD9361信号通路
#FPGA  #ZYNQ  #AD9361 
上次我们介绍了AD9361的配置,代码,采样,脚本转换,软件使用等等,今天我们来调试并使用ila抓取实测数据,使用matlab分析其原因。
ZYNQ
Github 上有哪些优秀的 VHDL/Verilog/FPGA 项目​
#FPGA  #开源  #github  #verilog  #vhdl 
欢迎关注公众号【OpenGPGA】 介绍一下github上有哪些值的参考的开源项目,如果想做一些好玩的项目值的参考
OpenFPGA
Win10 WSL + Linux 开源 EDA(一)
#前端  #开源  #工作环境 
本系列文章首先介绍 WSL 的安装和使用技巧,然后尝试在 WSL 的 Linux 发行版上搭建一个完全开源的 EDA 环境,以方便朋友们在一个完全合法的软件环境中去学习和研究 IC 和 EDA 相关的技术。
icsoc
剖析开关电源IC
#模拟  #IC  #电源IC  #剖析IC 
以一颗DC/DC降压电源芯片LM2675为例,尽量详细讲解一颗芯片的内部设计原理和结构。
电子狂人
格雷码也不能完全异步处理
#前端  #design  #异步FIFO 
异步路径也不是完全就可以不用约束了…
码农的假期
FPGA图像处理——老戏新说
#FPGA  #SpinalHDL  #图像处理 
针对FPGA图像处理的Sobel检测算法,以SpinalHDL为开发语言进行实现,相较于Verilog,能够在不损失性能条件下快速进行算法验证。
似猿非猿的FPGA
SystemVerilog与功能验证方法学
#验证  #FPGA  #UVM  #SystemVerilog 
介绍SyetemVerilog与功能验证技术和方法学,为有效提高验证效率找方法。
科学文化人
Polar Encoder/Decoder IP核使用方法总结
#FPGA  #Polar  #5G  #FPGA 
从Polar码编码角度,介绍Xilinx的Polar Encoder/Decoder IP核的使用方法。
科学文化人
数字芯片工程师技能评估
#FPGA  #数字芯片设计 
分为6个维度,每个维度分为若干子项,单独评分生成雷达图,用于面试求职的定量评估。
不忘出芯
Polar Encoder/Decoder IP核使用方法总结
#FPGA  #5G  #Polar 
基于5G NR标准协议,介绍Xilinx的Polar IP核用于Polar编码的使用方法。
科学文化人
Win10 WSL + Linux 开源 EDA(三)
#验证  #开源  #EDA 
本期介绍一款开源的 VCD 波形查看器。
icsoc
Vivado HLS 最全学习指南及资料
#FPGA hls 
自上次汇总了HLS视频 Vivado HLS视频汇总 之后,本文将为大家学习HLS提供一些讲解以及资料汇总。
ZYNQ
SpinalHDL代码组织结构之Component
#FPGA  #SpinalHDL 
我们在编写Verilog代码时,代码的的组织往往是按照module来组织的,而在SpianlHDL里,与之相对的是Component,SpianlHDL里我们编写的每个class继承Component则与之对应的在生成RTL时会相对生成一个module
似猿非猿的FPGA
SpinalHDL—像软件调用方法般例化模块
#FPGA  #SpinalHDL 
在编写Verilog代码时最痛苦的事情便是例化模块时端口的连接,这时候的你我便成了连线工程师,本节就在SpinalHDL中如何像软件调用方法那样优雅地例化端口进行探讨。
似猿非猿的FPGA
SpinalHDL—Area
#FPGA  #SpinalHDL 
在我们编写Verilog或者SysytemVerilog时,我们的代码基本都以module来进行组织,而针对一些比较通用的模块组件,我们或组织成一个单独的model,或者放在一个function中(仅限于纯组合逻辑)。本篇介绍SpinalHDL中的Area的概念。
似猿非猿的FPGA
SpinalHDL—Function
#FPGA  #SpinalHDL 
聊一聊SpinalHDL中Function的使用,软为硬用。
似猿非猿的FPGA
SpinalHDL—if向左、when向右
#FPGA  #SpinalHDL 
聊一聊如何理解SpinalHDL中scala原有语法和SpinalHDL中生成电路语法的角色扮演
似猿非猿的FPGA
半导体厂商如何做芯片的出厂测试?
#FPGA  #IC测试  #测试流程 
本文主要介绍IC测试的流程以及步骤,通过本文能了解超大规模集成电路电路测试原理,测试的重要性以及测试工程师的工作。
温故知芯
AXI DMA测试-AXI总线最后一章
#FPGA  #AXI  #FPGA  #DMA 
AXI总线介绍的最后一章,包括整个系列文章的思维导图,文章后面是其他文章的链接
OpenFPGA
揭秘:普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快?
#FPGA  #100G  #开源  #刚玉  #SmartNIC 
用VCU118和U50实现了两台普通电脑通过100G光纤互连,数据传输速率最高35Gbps
网络交换FPGA
写Verilog如何做到心中有电路?
#前端  #ASIC  #Verilog 
学习Verilog的五个阶段 00:心中无电路,代码无电路 01:心中有电路,代码无电路 10:心中有电路,代码有电路 11:心中无电路,代码有电路 00:心中无电路,代码无电路
硅农
SoC设计之功耗 - RTL功耗计算
#前端  #SoC  #功耗 
结合工具介绍RTL功耗计算和优化的概念及方法
老秦谈芯
FPGA项目开发:基于JESD204B的LMK04821芯片项目开发经验分享
#FPGA  #FPGA  #JESD204B的LMK04821芯片项目开发  #项目经验分享 
LMK0482X系列是德州仪器推出的高性能时钟调节芯片系列,该芯片目前有三种,分别为LMK04821、LMK04826以及LMK04828,该系列芯片都支持最新的JESD204B协议。本次调试主要以LMK04821为例,对调试过程中出现的一些问题进行总结说明。
FPGA技术江湖
FPGA零基础学习:Intel FPGA 开发流程
#FPGA  #FPGA零基础学习  #FPGA开发流程  #通俗易懂实用型教程 
本次带来FPGA系统性学习系列,从最基本的数字电路基础开始,最详细操作步骤,最直白的言语描述,手把手的“傻瓜式”讲解,让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。
FPGA技术江湖
一个加法器的UVM验证平台设计
#验证  #UVM  #IC验证  #验证平台搭建 
以入门的角度进行一个加法器的UVM验证平台设计
Andy的ICer之路
SystemVerilog与功能验证方法学
#FPGA  #FPGA  #UVM  #SystemVerilog  #芯片 
介绍SystemVerilog与功能验证技术和方法学,为有效提高验证效率找方法。
科学文化人
高速串行总线设计基础(一)同步时序模型介绍
#FPGA  #高速串行接口  #MGT  #Transceiver 
介绍了三种时序模型用于芯片间通信,即系统同步,源同步以及自同步。
FPGA LAB/李锐博恩
5G NR信道编码
#FPGA  #5G  #LDPC  #Polar 
从土耳其Erdal Arikan教授说起,5G NR信道编码,LDPC码与Polar码俱全。
科学文化人
【FPGA大赛作品】FPGA 上的RISC-V开发平台(一等奖)
#FPGA #FPGA 
本次介绍来着重庆邮电大学的潘星雨团队的作品,该作品大赛一等奖,最佳创意奖,重庆邮电大学也被荣获优秀组织奖。潘星雨同学也作为参赛学生代表宣誓。
数字积木
SV数组定义迷思
#FPGA  #systemverilog  #数组 
当定义多维数组时,需要注意什么?
摸鱼范式
【Vivado使用误区与进阶】总结篇
#FPGA  #FPGA  #Vivado 
【Vivado使用误区与进阶】总结篇 包含TCL应用等各方面Vivado使用技巧和技术
OpenFPGA
【Vivado那些事儿】两种创建工程的方法
#FPGA  #Vivado  #工程创建 
本篇介绍了两种创建工程的方法,一种是根据向导进行创建,一种是直接使用tcl指令进行创建,还简单介绍了工程参数在哪进行更改。
电子狂人
【Vivado那些事】Vivado中常用的快捷键
#FPGA  #FPGA  #VIVADO 
【Vivado那些事】Vivado那些事是一个系列在更文章,设计使用技巧,常见问题等等,本期带来常用的快捷键,更多精彩欢迎关注公众号:OpenFPGA
OpenFPGA
SystemVerilog中的Process(2)--进程的控制
#验证  #SV 
本文主要讲解named block、wait _order、wait _fork、disable、SystemVerilog中的内建process类等
杰瑞IC验证
”灵动“EpicElf
#FPGA  #FPGA 
“灵动”(EpicElf):高性能多功能可编程适配解决方案
EDAGit
深度解析,AD9361增益控制详解
#FPGA  #AD9361  #ZYNQ 
深度解析,AD9361接收增益的调整是由模拟增益和数字增益共同决定的,AD9361增益控制详解
ZYNQ
门控时钟_Clock Gating
#前端  #门控时钟  #Clock Gating  #功耗 
本次简要讨论数字IP/IC设计中非常成熟的降功耗技术。
数字IC前端设计学习交流
一种介绍DPU架构(自适应交换机)的文章
#FPGA  #FPGA  #SmartNIC  #DPU 
文章由新加坡Xilinx/西交大的 胡成臣老师共同撰写,发表在2020年12月IEEE Communication Magazine上,其主旨思想,是利用FPGA作为协处理器,补充现有可编程交换ASIC的不足,给出了三个场景(NDP、DISCO、Stateful Firewall)作为例证;代码已在Github开源。
网络交换FPGA
基于FPGA的实时图像边缘检测系统设计
#FPGA  #FPGA  #sobel算法  #实时图像采集系统 
本篇设计了基于FPGA的实时图像边缘检测系统,从图像实时采集、灰度化处理彩色图像转黑白、中值滤波去噪处理、边缘检测sobel算法处理、SDRAM存储、VGA/HDMI/LVDS显示等,完整的流程,设计了一个完整的系统,还有参考代码,实时显示检测得到的图像边缘信息,很不错的参考案例。
FPGA技术江湖
基于FPGA的以太网控制器(MAC)设计
#FPGA  #FPGA  #以太网  #底层驱动设计 
本篇详细介绍了基于FPGA的以太网控制器(MAC)设计,有详细设计框架,自顶向下设计思路,从顶层模块,到媒体无关接口模块、数据发送模块、数据接收模块、控制模块等分模块设计,还有参考代码,可以作为很不错的参考内容。
FPGA技术江湖
从Verilog到SpinalHDL
#FPGA  #SpinalHDL 
SpinalHDL目前用的人不多,但小家碧玉未尝不是绝代佳人,SpinalHDL系列笔记,感兴趣的小伙伴可以关注下,习惯了SpinalHDL你不会再想手写Verilog
似猿非猿的FPGA
你刚写完接口,我已经把功能实现了
#FPGA  #SpinalHDL 
三两行代码实现一个模块,让工作轻松一点儿不好么。SpinalHDL加速电路设计
似猿非猿的FPGA
以变量为索引,取指定之位宽
#FPGA 
聊一聊SpinalHDL里如何动态选取变量中指定宽度的数据。
似猿非猿的FPGA
关于工作的几个想法
#求职就业  #职业  #打工人  #独立思考 
最近一段时间“996”、“打工人”的话题层出不穷,这篇旧文是作者工作多年的一点感悟,希望对大家针对此类话题做独立思考时有所助益。
icsoc
RTL设计风格指南
#FPGA  #FPGA  #RTL设计 
为大家推荐一份RTL设计风格指南。
科学文化人
5G NR信道编码
#FPGA  #FPGA  #5G  #LDPC  #Polar 
介绍5G NR信道编码方案:LDPC和Polar编解码。
科学文化人
几十张PPT带你了解国产FPGA研究框架
#FPGA  #国产FPGA  #框架 
FPGA(现场可编程逻辑器件)产品的应用领域已经从原来的通信扩展到消费电子、汽车电子、工业控制、测试测量等广泛的领域。而应用的变化也使FPGA产品近几年的演进趋势越来越明显:一方面,FPGA供应商致力于采用当前最先进的工艺来提升产品的性能,降低产品的成本;另一方面,越来越多的通用IP(知识产权)或客户定制IP被引入FPGA中,以满足客户产品快速上市的要求。此外,FPGA企业都在大力降低产品的功耗,满足业界越来越苛刻的低功耗需求。   之前有分享过《国产FPGA概况》,大概介绍过国产FPGA的一些情况,这篇文章将带你更深入了解国产FPGA。
OpenFPGA
零基础入门FPGA,如何学习?
#FPGA  #入门  #FPGA 
本人零基础,想学FPGA,求有经验的人说说,我应该从哪入手,应该看什么教程,应该用什么学习板和开发板,看什么书等,希望有经验的好心人能够给我一些引导。
OpenFPGA
ARM系列 -- PCSA(一)
#前端  #ARM  #PCSA 
在ARM体系中玩转SoC功耗设计
老秦谈芯
ARM系列 -- PCSA(二)
#前端  #ARM  #PCSA 
在ARM体系中玩转SoC功耗设计
老秦谈芯
最简timing signoff checklist
#后端 signoff 
今天我们聊一下timing signoff需要检查哪些内容。列一个最简单的check list。
白话IC
低功耗技术(一)动态功耗与静态功耗
#前端  #低功耗技术 
此公众号主要分享数字IC相关的学习经验,做公众号的目的就是记录自己的学习过程,今天主要介绍一下IC设计中最重要的低功耗技术
Andy的ICer之路
低功耗技术(二)常见的低功耗技术
#前端  #低功耗技术 
此公众号主要分享数字IC相关的学习经验,做公众号的目的就是记录自己的学习过程,今天主要介绍一下IC设计中最重要的低功耗技术
Andy的ICer之路
如何使用PT对电路进行功耗分析
#前端  #功耗分析  #PT 
此公众号主要分享数字IC相关的学习经验,做公众号的目的就是记录自己的学习过程,这篇文章主要介绍如何使用PT对电路进行功耗分析,并提供PT脚本
Andy的ICer之路
SV中import和include的区别
#验证  #SV 
此公众号主要分享数字IC相关的学习经验,做公众号的目的就是记录自己的学习过程,这篇文章主要介绍SV中import和include的区别
Andy的ICer之路
GVIM中的变量替换
#前端  #GVIM工具使用 
此公众号主要分享数字IC相关的学习经验,做公众号的目的就是记录自己的学习过程,这篇文章主要介绍GVIM中的变量替换
Andy的ICer之路
浅谈 RISC-V 软件开发生态之 IDE
#嵌入式  #RISC-V  #开源生态 
一些关于 RISC-V 开发的软件生态相关,主要是关于 RISC-V 的开发 IDE 的一些思考
strongwong
Verilog代码设计之时分复用
#FPGA  #ASIC  #Verilog 
复用虽好,但也要适时、适度。
硅农
从时钟结构上解决multi clock之间的balance矛盾
#前端  #CTS  #时钟  #结构 
给出了时钟结构设计的一个小方法,能够避免在CTS阶段多时钟之间的balance矛盾,消除CTS-1902警告,有利于减小clock skew,从而加快时序收敛。
IC小迷弟
FPGA零基础学习:数字通信中的电压标准
#FPGA  #FPGA  #数字电路  #电压标准 
现在数字通信系统中,I/O电压标准包括早期的TTL标准,CMOS标准,LVTTL标准,LVCMOS标准,RS232,RS485标准以及HSTL(High Speed Transceiver Logic)标准和较新的LVDS(Low-Voltage Differential Signal)等标准。不同的标准支持的器件不同,支持的传输速度不同,支持的噪声容限也不同。从另一个方面来看,I/O标准的进步反映了数字系统的进步。在实际中……
FPGA技术江湖
基于FPGA的数字视频信号处理器设计
#FPGA  #FPGA  #数字视频信号处理  #系统设计 
视频信号由一系列连续的图像组成。对视频信号的处理已经成为数字图像处理领域中重要的一部分。例如机器人模式识别的过程就是一个视频信号处理的过程,电视制导导弹识别目标就是充分利用视频信号处理技术不断判断目标是否和预先设定目标图像一致。本篇将讲解如何用 FPGA 技术实现基本的视频信号处理。本篇的例子可以作为各位大侠进行视频信号处理时的一个参考,也可以在这个基础上根据需要进行扩展。
FPGA技术江湖
通信系统中的信道编码技术
#FPGA  #FPGA  #5G  #信道编码 
通信系统是为了将信源信息高效、可靠地传送到接收端。有扰通信信道的噪声会对传输信息产生干扰,从而可能降低通信可靠性。所以,通信系统设计的中心问题是在随机噪声干扰下如何有效而可靠地传输信息。本文主要介绍了通信系统模型、信道编码发展历程、LDPC码和Polar码,对于信道编码技术做了概述。对于从事相关行业的人员,可进一步深入研究,了解编解码原理,特别是基于FPGA开发出具有自主知识产权的IP功能模块。
科学文化人
IC验证er一起学点设计模式(1)---单例模式
#验证  #SV  #UVM  #面向对象 
众所周知,目前IC验证行业使用最主流的语言是SystemVerilog,这个语言有一个重要特点就是它是面向对象的语言。对于面向对象的语言,想要把代码写得更“牛逼”,其实就绕不开一个概念叫“设计模式”。
杰瑞IC验证
基于Verilog的“自适应”形态学滤波算法实现
#FPGA  #FPGA  #数字图像处理  #形态学滤波 
针对不同的使用场景涉及到腐蚀、膨胀、开闭运算等处理,本文实现了一个通用的算法IP,只需要修改模板窗口大小和工作模式(腐蚀or膨胀)参数即可,达到“自适应”目的,避免重复低效的工作。
FPGA自习室
从Verilog到SpinalHDL
#FPGA  #SpinalHDL 
“小家碧玉”未尝不是绝代佳人。
似猿非猿的FPGA
探索Vitis HPC开发之资源导览
#FPGA  #Xilinx  #Vitis  #FPGA  #HPC 
本文是XUP Vitis的Compute Acceleration教程的内容概览以及部分踩坑记录,希望可以帮助到小伙伴可以在本地体验实现一个计算加速Demo,对Vitis开发优化有个大概的了解。
小白仓库
在“芯片庭院”培育一颗多核异构 RISC-V SOC种子
#FPGA  #RISC-V  #Chisel  #FPGA  #SOC 
简要性的导览chipyard官方手册内容,以及安装开发环境需要注意的的一些地方,最后运行几个简单的官方Demo,希望能对RISC-V有兴趣的小伙伴有所启发帮助
小白仓库
跨时钟域那点事儿
#FPGA  #SpinalHDL 
每一个做数字逻辑的都绕不开跨时钟域处理,谈一谈SpinalHDL里用于跨时钟域处理的一些手段方法。
似猿非猿的FPGA
ZYNQ架构最全分析
#FPGA  #ZYNQ  #FPGA  #ARM 
本文介绍了架构最全分析
ZYNQ
VSCode:WaveForm在手,时序我有
#FPGA  #时序图 
从事数字逻辑设计的小伙伴总是要与时序图打交道,这里推荐一款“优雅"的时序图绘制插件:Waveform。
似猿非猿的FPGA
“最强”硬核游戏机-基于FPGA硬解游掌机样机展示(GameGirl)
#FPGA  #硬解  #掌机  #游戏机  #FPGA 
“最强”硬核游戏机-基于FPGA硬解游掌机样机展示(GameGirl),以FPGA为核心实现硬解NES SNES等经典游戏机
OpenFPGA
FPGA、Zynq 和 Zynq MPSoC简析及架构分析
#FPGA  #FPGA  #ZYNQ  #MPSoc 
Zynq MPSoC是Zynq-7000 SoC(之后简称Zynq)的进化版本。Zynq是赛灵思发布的集成PL(FPGA)和PS设计的最早的一代产品。如图2.1所示,在相对较高层次对比了三种器件。Zynq MPSoC的PS部分比Zynq的PS部分面积更大,也更复杂。本章,将介绍这三种器件的特点.
OpenFPGA
【一】基于Montgomery算法的高速、可配置RSA密码IP核硬件设计系列
#前端  #RSA  #蒙哥马利  #IP设计 
主要基于FPGA进行相关的硬件设计,也可以采用ASIC,对于硬件初学者来说,是一个很值得学习的地方,包括第八部分相关的加法器的实现;一些算法的硬件实现;一些随机数的产生;抵抗侧信道攻击的算法;SOC相关的AXI总线等;一些密码学的相关知识,如大数模乘、模幂。相关的软件的使用,如Vivado,Verdi,VCS等,语言的掌握,如Verilog,Python,SystemVerilog,C等
摸鱼范式
“硬件加速方法”第四轮MOOC将于2月26日开放
#前端 EDA  #芯片 
“芯动力——硬件加速设计方法”是目前MOOC课程中少有的几门讲授工业界主流ASIC、SOC设计技术的课程,于2019年12月在“中国大学MOOC”平台上线,迄今已经完成了三轮授课,选课人数逾6000多人。课程前三轮好评度为4.8星。第四轮课程即将于2月26日开课,欢迎对数字芯片设计与FPGA设计技术感兴趣的同学选课!本轮依然会为成绩最高分的同学送出奖品,具体奖品请后续关注课程公告。
网络交换FPGA
什么是CORDIC算法
#FPGA  #FPGA  #CORDIC算法 
介绍CORDIC算法基本原理、移位-加法算法、伸缩因子推导、在圆坐标系、线性坐标系和双曲线坐标系下的CORDIC公式及统一的通用方程。CORDIC可用于求解三角函数、反三角函数、开方等,在工程中,可用于生成DDS,求解I、Q信号的模及相位。
科学文化人
FPGA项目开发:204B实战应用-LMK04821代码详解
#FPGA  #204B  #LMK04821代码详解 
本篇带来“基于JESD204B的LMK04821芯片项目开发”项目开发经验分享第二篇,204B实战应用-LMK04821代码详解,附参考代码以及调试细节,这是实打实的项目开发经验分享,希望可以给有需要的大侠起到参考学习的作用。
FPGA技术江湖
CDC(一) 总线全握手跨时钟域处理
#前端  #前端  #CDC跨时钟域 
本文以一个总线全握手跨时钟域处理为例解析,单bit和多bit跨时钟处理。这里需要注意是多bit含义比较广泛和总线不是一个概念,如果多个bit之间互相没有任何关系,其实,也就是位宽大于1的单bit跨时钟处理问题,如果多个bit之间有关系,作为一个整体,那么我们就叫做总线。因此,大家常说的“多bit跨时钟处理”也就是总线跨时钟处理。
FPGA自习室
CDC(二) 单bit 脉冲跨时钟域处理
#前端  #CDC跨时钟域 
在设计脉冲同步器电路时有一个易错点,就是少了图中的红色椭圆的D触发器,这会可能导致脉冲同步器同步失败。这是因为脉冲展宽后信号是组合逻辑直接进行了单bit同步器(s2d sync)跨时钟域处理,而组合逻辑输出是有毛刺的,这样单bit同步器可能会采到毛刺导致多采现象。
FPGA自习室
你会在github上找项目吗?
#软件  #github  #查找资源 
很多的小伙伴,经常会有这样的困惑,我看了很多技术的学习文档、书籍、甚至视频,我想动手实践,于是我打开了GitHub,想找个开源项目,进行学习,获取项目实战经验。这个时候很多小伙伴就会面临这样的问题:“我不会搜啊,我该怎么找呀?”,最终只能放弃。 这篇文章,小编教你精准地在GitHub搜索项目。
OpenFPGA
VSCode:WaveForm在手,时序我有
#FPGA  #时序图 
从事数字逻辑设计的小伙伴总是要与时序图打交道,这里推荐一款“优雅"的时序图绘制插件:Waveform。
似猿非猿的FPGA
时钟域“定制”
#FPGA  #SpinalHDL 
聊一聊在SpinalHDL里时钟域中时钟的定制与命名。
似猿非猿的FPGA
与其在一起纠缠,不如“一别两宽”
#FPGA  #SpinalHDL 
在SpinalHDL里,其lib库处处可见Stream的身影,而在常用的逻辑设计里,尤其接口的处理中,握手信号的处理也是老生常谈的话题。而在接受设计里,SpinalHDL中的“一别两宽”式设计方式,着实让我赞同。
似猿非猿的FPGA
高速串行总线设计基础(四)眼图的形成原理
#FPGA  #眼图 
眼图的测量对于高速串行总线的重要性不言而喻,眼图反映了总线通道环境的优劣,信号的好坏等等,正确的识别眼图是一项基础技能,如果具体识别眼图呢?
FPGA LAB
FPGA逻辑设计回顾(6)多比特信号的CDC处理方式之异步FIFO
#FPGA  #CDC 
本文更新了过去对该主题的设计!具体搜我的有关异步FIFO的博客,李锐博恩。
FPGA LAB
FPGA逻辑设计回顾(8)单比特信号的CDC处理方式之Toggle同步器
#FPGA  #CDC 
本文作为本系列CDC的最后一篇吧,作为前几篇有关CDC处理的文章的补充,更多主题可前往我的博客:李锐博恩。
FPGA LAB
什么是超低功耗基准测试——ULPMark Benchmark
#嵌入式  #ULPMark  #超低功耗 
本文介绍了一下什么是超低功耗基准测试,即 ULPMark Benchmark,相关的知识点
strongwong
FPGA手撕代码——CRC校验码的多种Verilog实现方式
#求职就业  #FPGA  #笔试面试  #数字IC  #CRC  #求职就业 
用Verilog实现CRC-8的串行/并行计算,G(D)=D8+D2+D+1,多种实现方式,秋招求职必备,另外介绍2个工程中的CRC生成网站,可以用于实际工程开发。
FPGA探索者
使用Verdi的小技巧(二)
#前端  #eda工具技巧  #verilog仿真 
用Verdi分析Verilog仿真的信号调度。
icsoc
深度报告:GPU产业纵深及国产化替代
#FPGA  #FPGA  #国产GPU 
中美贸易战大背景下,国产化替代已经形成共识,GPU作为自主可控的核心要件,国产GPU的大规模商用化迫在眉睫。 我们主要从以下三个方面建立GPU的投资逻辑框架: 1、从专用计算时代看GPU的刚需 2、GPU产业链:先进制程数字芯片产业链 3、GPU产业链的纵深
OpenFPGA
5G概览:NR波形、帧结构与参数集
#FPGA  #5G  #NR 
介绍5G NR中的波形、帧结构与参数集。
科学文化人
如何写出高覆盖率的Verilog代码?
#前端  #ASIC  #Verilog 
芯片前端工程中,测试验证的核心理念:以提高覆盖率为核心。
硅农
数字IC设计与数字IC验证哪个好?
#验证  #IC设计  #IC验证 
详细解读了数字IC设计与数字IC验证的区别、前景等等
ZYNQ
FPGA/数字IC笔试题——序列检测(FSM状态机)【状态机序列检测】
#求职就业  #FPGA  #秋招  #笔试面试  #FSM状态机 
FSM有限状态机,序列产生,序列检测,是FPGA和数字IC相关岗位必须要掌握的知识点,在笔试和面试中都非常常见。
FPGA探索者
几款开源SDR平台对比介绍
#FPGA  #SDR  #ZYNQ  #开源 
SDR- Software Define Radio 即软件定义无线电,从20世纪90年代初开始,软件无线电(SoftwareRadio)的概念开始广泛流行起来。由于其强大的灵活性和开放性迅速受到国内外的关注。
OpenFPGA
​数据存储和传输的大小端问题
#验证  #前端 
吃茶叶蛋的时候,你会先磕破鸡蛋比较小的那一端,还是比较大的那一端?
杰瑞IC验证
系统设计精选 | 基于FPGA的扩频通信系统设计(附代码)
#FPGA  #扩频通信系统设计  #编解码  #扩频解扩 
本篇利用本原多项式产生伪随机序列用作扩频,通过同步模块对扩频后的信号进行捕获,通过直接序列解扩模块进行解扩。本篇给出了编解码、扩频解扩、同步的整体方案,使用Quartus实现功能,并结合Matlab和ModelSim对模块进行调试和测试,实现扩频通信模块的搭建仿真,验证其设计的正确性。
FPGA技术江湖
系统设计精选 | 基于FPGA的数字视频信号处理器设计(附代码)
#FPGA  #数字视频信号处理  #视频信号转换  #数字图像处理 
视频信号由一系列连续的图像组成。对视频信号的处理已经成为数字图像处理领域中重要的一部分。例如机器人模式识别的过程就是一个视频信号处理的过程,电视制导导弹识别目标就是充分利用视频信号处理技术不断判断目标是否和预先设定目标图像一致。本篇将讲解如何用 FPGA 技术实现基本的视频信号处理。本篇的例子可以作为各位大侠进行视频信号处理时的一个参考,也可以在这个基础上根据需要进行扩展。
FPGA技术江湖
FPGA图像处理项目汇总|源码
#FPGA  #FPGA  #数字视频图像处理 
FPGA自习室推出本人在FPGA图像处理开发过程中的点点积累并汇总列出各个条目,方便大家阅读;本期分享都算是比较基础的图像处理,主要涉及到颜色空间转换、滤波、图像分割以及目标识别定位等。如果刚好有入门FPGA图像处理技术领域的,应该会有一些帮助,后期会不断更新,欢迎大家关注
FPGA自习室
简谈:如何学习FPGA
#FPGA  #FPGA  #入门 
如何学习FPGA 入门需要掌握什么?
OpenFPGA
CRC校验verilog代码如何生成?
#FPGA  #FPGA  #CRC校验  #5G 
介绍两种CRC校验verilog/VHDL速成方法
科学文化人
SV开源库svlib学习
#验证  #sv  #验证 
开源库svlib的学习使用
摸鱼范式
AXI协议-写控制逻辑
#前端  #ASIC  #AXI 
只写有用的文章。
数字电路IC
数字IC校招笔试面试题汇总
#前端 #笔试题#面试题 
一网打尽校招笔试面试,助你拿offer!
数字ICer
经验分享 | 初学者对ZYNQ7000的一些疑问
#FPGA  #zynq  #经验分享 
依稀记得,当我第一次接触ZYNQ的时候,是在一个从零开始的项目中,可以说是需求都没确定,只是需要FPGA与ARM结合的平台,在迷茫的选择中,我选择了xilinx zynq7z035ffg676这个型号的板子。
ZYNQ
硬件设计之 Distributed Arithmetic 一例
#FPGA  #硬件设计  #硬件算法 
“求一个32位整数的二进制表示中 1 的数量”的硬件算法。
icsoc
FPGA学习视频 | 逻辑分析仪、Signal Tap、Chipchop、Vivado使用
#FPGA  #逻辑分析仪  #Signal Tap  #Chipchop 
FPGA零基础学习视频系列之FPGA之逻辑分析仪使用、Quartus Signal Tap、ISE Chipchop、Vivado使用。
FPGA技术江湖
FPGA | 定点数、浮点数学习视频
#FPGA  #定点数  #浮点数 
FPGA之定点数、浮点数直播录播视频,可以作为基于FPGA的定点数、浮点数学习的参考视频。
FPGA技术江湖
听说你少一个绘图工具
#FPGA  #时序图 
今日给诸君推荐一个免费的绘图工具——Draw.io Integration
Spinal FPGA
“IP”库生成
#FPGA  #SpinalHDL 
基于IDEA生成jar包导出个人SpinalHDL IP设计。
Spinal FPGA
你想要的马車520直播回放链接在这里
#FPGA  #SpinalHDL 
马車昨晚关于Spinal520直播你看了么
Spinal FPGA
除了看波形,还能做点儿啥
#FPGA  #SpinalHDL 
要问做逻辑的什么看的最久,那一定是波形吧。那除了看波形,还能做点儿其他的么?
Spinal FPGA
EasySim: 一个简单的仿真脚本 v1.1
#自动化  #验证  #python 
EasySim v1.1版支持: - 切换仿真器irun、xrun、vcs,在conf.json里指定。 - 支持打开Verdi,并支持只打开RTL。 - 增加了options可以仿真fpga代码,支持多顶层。 - 增加了dryrun,只打印最终的cmd,但不运行,方便调试脚本本身的错误。 - 支持灵活的timescale,功能仿真用粗精度,后仿用高精度,支持从conf文件里覆盖timescale。
ExASIC
验证仿真提速系列--SystemVerilog编码层面提速的若干策略
#验证  #SystemVerilog  #UVM 
随着设计复杂度和规模增加,验证平台复杂度跟着增加。验证平台的仿真速度问题成为验证过程中一个重要问题…
杰瑞IC验证
Zynq-7000系统看门狗定时器SWDT详解
#FPGA  #ZYNQ 
zynq中每个A9处理器都有自己的私有32位定时器以及32位看门狗定时器(AWDT),2个A9共享一个全局64位定时器(GTC)。系统级上,有一个24位的系统级看门狗定时器(SWDT)和两个16位3重定时器/计数器(TTC)。
ZYNQ
数字IC设计前端必读书籍
#FPGA  #数字IC  #前端 
本文将从简单到复杂的顺序依次列出数字IC设计需要阅读的书籍。
ZYNQ
【开源】XBERT:一种在线修改Xilinx FPGA嵌入式RAM比特流的方法
#FPGA  #FPGA  #在线编辑 
在线编辑Xilinx FPGA内的LUT的工作,本公众号之前已经介绍过团队的一些相关工作,主要有以下的三篇文章:【重磅干货】手把手教你动态编辑Xilinx FPGA内LUT内容,介绍一篇可以动态编辑Xilinx FPGA内LUT内容的深度好文!,1024bit以上大位宽可重构包处理器可编程CRC算法的设计与实现。今天给大家推荐今年FCCM2021上的一篇文章,介绍了一种可以在线Xilinx FPGA内部RAM内容的工作,重点是论文相关的工作还是开源的。开源链接:https://github.com/icgrp/bert/.
网络交换FPGA
基于FPGA的自适应阈值分割算法实现
#FPGA  #FPGA  #视频图像  #自适应阈值分割 
如何解决光线不均匀带来的影响?一种典型的处理方法就是采用局部自适应阈值分割。
FPGA自习室
基于FPGA的多速率信号处理技术
#FPGA  #FPGA  #无线通信  #FIR滤波器  #CIC滤波器 
多速率技术已广泛应用于数字音频处理、语音处理、频谱分析、无线通信、雷达等领域。作为一项常用信号处理技术,FPGA攻城狮有必要了解如何应用该技术,解决实际系统中的多速率信号处理问题。
科学文化人
AD9361和Zynq及其参考设计说明
#FPGA  #SDR  #ZYNQ  #AD936X 
一、AD9361概述 1.1 AD9361芯片结构 1.2 AD9361性能特点 1.3 AD-FMCOMMS2-EBZ性能特点 二、Zynq-7000概述 2.1 Zynq的芯片结构 2.2 ZC702简介和结构 三、AD9361和ZC702之间的数据通路 四、AD9361参考设计说明(PL侧硬件部分) 4.1 IP核的概念 4.2 硬件设计 五、AD9361 参考设计说明(PS侧软件部分) 5.1 AD9361 no-OS Software 概述 5.2 AD9361 no-OS Software 顶层目录说明 5.3 main.c文件 5.4 dac_init函数 5.5 adc_capture函数
OpenFPGA
【Vivado那些事】vivado生成.bit文件时报错-ERROR: [Drc 23-20]
#FPGA  #vivado  #错误解决 
ERROR: [Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 3 out of 3 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use set_property SEVERITY {Warning} [get_drc_checks NSTD-1]. Problem ports: clk, din, dout.
OpenFPGA
​现代计算机的雏形-微型计算机MCS-4
#FPGA  #古老CPU启示录  #4bit计算机 
Busicom 141-PF *打印计算器(一套四块芯片组成的微型计算机,称为MCS-4。它包括一个中央处理单元(CPU)芯片-4004,以及一个用于定制应用程序的支持的只读存储器(ROM)芯片,一个用于处理数据的随机存取存储器(RAM)芯片以及一个移位存储-输入/输出(I / O)端口的寄存器芯片。)
OpenFPGA
ARM系列 -- AXI(一)
#FPGA  #ASIC  #ARM 
来看看AXI协议吧
老秦谈芯
如何写出让同事无法维护的Verilog代码?
#前端  #ASIC  #Verilog 
对,你没看错,本文就是教你怎么写出让同事无法维护的代码。
硅农
DC基础学习(二)Synthesis Flow1
#前端  #综合  #DC 
DC基础学习,本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
DC基础学习(三)Synthesis Flow2
#前端  #综合  #DC 
DC基础学习,本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
DC基础学习(四)综合优化的三个阶段
#前端  #综合  #DC 
DC基础学习,本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
DC基础学习(五)Verilog语言结构到门级的映射1
#前端  #综合  #DC 
DC基础学习,本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
DC基础学习(六)Verilog语言结构到门级的映射2
#前端  #综合  #DC 
DC基础学习,本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
关于工作的几个想法
#求职就业  #工作  #职业 
参加工作以来的感觉最重要的几个原则、经验或者教训。
icsoc
国外的数字IC面试题(非常详细,有答案)
#求职就业  #面试题  #数字IC 
国外数字IC面试题。内容相对比较基础,有答案
ZYNQ
求职面试 | FPGA面试题汇总篇
#FPGA  #FPGA面试题  #硬件工程师面试题  #通信算法工程师面试题 
几百道FPGA工程师参考面试题汇总,数字电路基础以及FPGA专业方向应有尽有。
FPGA技术江湖
FPGA必出笔试题
#FPGA  #笔试 
很常见的笔试题,注意每个题目考察的知识范围,能举一反三最好
OpenFPGA
2021年,IC验证还值得转吗?
#验证  #IC验证  #就业  #求职  #芯片  #秋招 
近几年,IC行业成为了就业的热门,国内一线大厂为优秀的应届毕业生开出了40万的年薪,赚足了眼球。对于材料,化学等专业的学生来说,转行IC成为了趋势。就2021年的现状来看,IC验证还值得转吗?
OpenIC
芯片行业哪些人能达到年薪百万?
#求职就业  #验证  #IC验证  #就业  #求职  #芯片  #秋招  #薪资  #前端设计 
芯片行业薪资大揭秘,看看你的上限在哪里!
OpenIC
秋招起底
#求职就业  #求职  #调查  #分析 
收集了300份调查问卷,分析分析校招学生的背景与期望
摸鱼范式
IC验证工程师高效战斗手册--如何制定高效的验证方案
#验证  #提效 
当我们完成了前期的充分学习,对验证对象有所理解、有了初步验证思路、提取出了验证feature,就到了制定完善具体的验证方案了,验证方案如同作战方案,是行动高效的保证,从作战意识到作战策略,都很重要。如何才能制定出高效的验证方案呢?
杰瑞IC验证
芯片ECO(一)
#后端  #ECO 
ECO通常包含timing ECO,function ECO,我们本节看看timing ECO。timing ECO通常先将PD设计加载到tempus进行timing signoff分析,通过eco_opt_design等命令fix remaining timing violations,并产生ECO脚本,在innovus中执行ECO脚本后,QRC提取寄生参数, 再次进行tempus时序分析。
全栈芯片工程师
芯片设计之CDC异步电路(三)
#前端  #ASIC  #CDC 
二进制码的最高位作为格雷码的最高位;二进制码的高位、次高位相异或得到次高位格雷码;格雷码其余位依此类推;
全栈芯片工程师
数字IC设计知识结构
#前端  #数字IC知识结构  #前端  #后端  #验证 
IC 定义,芯片各个节点分工,数字IC设计全流程:前端设计 、物理实现 和功能验证,总结知识结构。
FPGA自习室
用户IP加密
#FPGA  #FPGA  #Vivado  #IP封装加密 
目前了解到的vivado生成IP有两种方式,一种是带源文件的自定义IP,封装IP后可以在 IP Catalog 直接调用即可,这种方式综合实现和仿真和直接源文件并差别。另一种是使用综合网表dcp的IP形式,用户看不到源代码这样可以起到保护重要源代码的作用。
FPGA自习室
FPGA图像处理项目汇总|源码
#FPGA  #FPGA  #数字图像处理  #图像算法 
FPGA自习室推出本人在FPGA图像处理开发过程中的点点积累并汇总列出各个条目,方便大家阅读;本期分享都算是比较基础的图像处理,主要涉及到颜色空间转换、滤波、图像分割以及目标识别定位等。如果刚好有入门FPGA图像处理技术领域的,应该会有一些帮助,后期会不断更新,欢迎大家关注。
FPGA自习室
EDA工具里的功耗分析方法
#后端  #功耗 
优化一定是建立在计算和数据的基础上的,那么对于EDA而言,功耗是怎么算出来的呢?今天,就让小编带领大家一起从EDA的视角,来洞察功耗计算的零零总总。
艾思后端实现
低功耗设计方法
#前端  #Low power 
这是系列文章,介绍了低功耗设计的常用方法及具体实现方式
数字IC小站
读书笔记 | 芯片产品线经理生存指南
#求职就业  #芯片  #产品经理  #研发管理 
《芯片产品线经理生存指南》这本书有助于芯片研发工程师从产品的角度去理解一个芯片从立项到生产的全过程。
icsoc
汇总 | 2022届FPGA、数字IC、通信相关秋招汇总(截止到7月28日)
#求职就业  #FPGA  #数字IC  #秋招  #通信 
截至7月28日的数字IC、FPGA、通信相关企业汇总,含多家企业内推渠道,可以免简历筛选、免笔试等。
FPGA探索者
使用Verdi的小技巧(三)
#前端  #EDA工具  #Verdi 
数字信号在Verdi中的模拟化呈现。
icsoc
【长文】从三十年前说起,最全FPGA架构演进史介绍!
#FPGA  #架构 
自三十多年前问世以来,现场可编程门阵列(FPGAs)已被广泛用于实现来自不同领域的无数应用。由于其底层的硬件可重新配置性,与定制设计的芯片相比,FPGAs具有更快的设计周期和更低的开发成本。FPGA架构的设计涉及许多不同的设计选择,从高级架构参数到晶体管级实现细节,目标是制造高度可编程的器件,同时最小化可重新配置的面积和性能成本。随着应用需求和工艺技术能力的不断发展,FPGA架构也必须适应。在这篇文章中,我们回顾了现代商用FPGA架构的不同关键组件的演变,并阐明了它们的主要设计原则和实现挑战。
网络交换FPGA
高级综合优化选项一:ungroup
#前端  #综合 
高级综合优化选项系列,聊一聊如何优化设计。
ExASIC
你真的了解“随机”这两个字意味着什么吗?
#验证  #随机 
你真的了解“随机”这两个字意味着什么吗?“随机”这两个字,隐藏着哪些工作需要做呢?
杰瑞IC验证
Intel Arria 10 FPGA系列---LAB及ALM
#FPGA LAB  #ALM 
Intel FPGA Arria10系列 基本组成单元总结
数字芯片设计工程师
芯片设计:基于Verilog的TCAM硬件实现
#前端  #芯片设计  #TCAM 
通常TCAM/CAM是有对应的ram mem 库的,但是芯片设计过程中对于比较小的查表,我们完全可以使用寄存器搭建一个TCAM/CAM. 还可以做的更加灵活,这就类似于寄存器搭建RAM一样
FPGA自习室
FWFT预取FIFO Vivado IP核仿真
#FPGA  #FWFT  #FIFO  #Vivado 
在逻辑设计电路中,FIFO是经常使用的电路单元之一,根据数据延时不同,FIFO可以分为预取FIFO和非预取FIFO(标准FIFO),其中预取fifo能够提高后级模块的处理效率,在高速设计中经常被使用。比如,FWFT在需要低延时访问数据的应用以及需要根据读取数据的内容进行节流的应用。
FPGA自习室
Verilog基础(上)
#前端  #Verilog基础 
本文主要讲述日常在RTL Coding 时高频出现的几个关键词,熟练掌握不仅可以使得代码简洁,而且效率也可以大大提升。本文介绍的关键词有:parameter、localparam、`define、`ifdef `else `endif generate、for、function和`include。
FPGA自习室
Xilinx FPGA ISE开发流程及详细说明
#FPGA  #ISE14.7  #详细开发流程 
本篇详细讲解Xilinx FPGA ISE操作软件的发流程及详细说明,包括设计前准备、建立工程、输入设计、综合分析、RTL仿真、锁定管脚、布局布线、生成配置文件并下载、设计开发流程总结等内容。
FPGA技术江湖
高级综合优化二:状态机编码转换
#前端  #综合 
一起来看看综合时怎么优化状态机编码
ExASIC
再也不愁FSM难画了
#FPGA  #VSCode 
在Markdown中如何优雅的画FSM
Spinal FPGA
Markdown时序图绘制与表格绘制
#FPGA  #Markdown 
越来越觉得VSCode对Markdown的支持简直不要再完美。
Spinal FPGA
一键生成寄存器文档也容易
#FPGA  #SpinalHDL 
一键生成整个设计的寄存器文档
Spinal FPGA
离职后,华为的哪些东西是你最留恋的?
#求职就业  #华为  #经验分享 
华为,中华有为,可以说是我们国内最好的科技公司,假如从华为离职后,华为的哪些东西是你最留恋的?
ZYNQ
嵌入式岗位国内有哪些企业不错?
#嵌入式  #工作岗位  #经验分享 
整理一下国内的一些比较好的嵌入式软硬件相关工作的好公司,目的就是为了给在这个坑里的小伙伴们打打气,也指一点明路与避坑指南,不当之处请见谅与补充
ZYNQ
OpenFPGA系列文章总结
#FPGA  #文章总结 
FPGA和外围接口-基础版 基于FPGA的网口通信设计(完结) FPGA和图像处理-入门版
OpenFPGA
5G 参考信号专题:DM-RS解析
#FPGA  #5G  #无线通信 
介绍5G NR中解调操控信号DM-RS,该参考信号用于接收机信道估计,理解DM-RS的产生方法,为FPGA实现5G基带处理提供算法和标准支撑。
科学文化人
浅谈小公司工作的价值
#求职就业 
小公司和大公司的优缺点
白话IC
中芯国际Q2财报亮眼,半导体下半年走向何方?
#前端  #IC验证  #就业  #求职  #芯片  #秋招  #薪资 
近日,各大半导体公司纷纷发布了第二季度的财报,而备受瞩目的国内半导体制造领域“一哥”中芯国际也在8月5日公布了财报:第二季度销售收入超13亿美元,毛利率超30.1%,各项财务指标均好于预期。在财报公布后,中芯国际全年营收成长和毛利率上调为约30%。
OpenIC
在西安从事研发是什么样的体验?
#求职就业  #经验分享  #西安 
我总结了下,我们大概借着下面几个话题展开了对西安的看法
ZYNQ
模拟电路设计的一些经验分享
#模拟  #经验分享 
模拟电路的设计是工程师们最头疼,但也是最致命的设计部分。尽管目前数字电路、大规模集成电路的发展非常迅猛,但是模拟电路的设计仍是不可避免的,有时也是数字电路无法取代的
ZYNQ
系统设计精选 | 基于FPGA的单目内窥镜定位系统设计(附代码)
#FPGA  #FPGA图像处理  #FPGA高速信号采集  #医疗设备FPGA应用 
本篇将基于FPGA平台,以图像处理结合信号采集原理,实现医生在做心脏模拟手术操作导管的过程中,不需要观察心脏内部情况,即可获取导管头在心脏内部信息的功能,采用内窥镜摄像头采集视频和并对导管头进行跟踪定位,信号采集技术可将采集到的导管头在心脏内部触碰区域的信号采集出来送到专业医用仪器,进行心脏3D建模。本设计的实现对医院培养的经验少的医生尽快掌握心脏手术操作流程很有价值,未来将可以培养更多从事心脏手术工作的医学专业毕业的学生或刚刚从事这个行业的社会医生。
FPGA技术江湖
系统设计精选 | 基于FPGA的直接扩频通信系统设计(附代码)
#FPGA  #扩频通信  #直接序列扩频通信  #M序列  #汉明码 
直接序列扩频通信是将带传输的二进制信息数据用高速的伪随机码(PN 码)直接调制,实现频谱扩展后传输,在接收端使用相逆方式进行解扩,从而可以恢复信源的信息。最能体现扩频通信的特点就是它具有优异的抗干扰能力。所以它常常被运用于一些干扰性很强的通信领域中。比如无线通信。本篇适用于有一定通信基础的学习者,本篇使用的理论不仅仅是扩频通信。为了便于学习,本篇只把设计中使用的理论进行说明讲解。包括扩频通信、m 序列的产生、汉明码和补充说明,各位大侠可依据自己的需要进行阅读,参考学习。
FPGA技术江湖
Zynq-7000系列时钟介绍
#FPGA  #ZYNQ 
PS 时钟子系统生成的所有时钟均来自三个可编程PLL 之一:CPU、DDR 和 I/O,这些 PLL 中的每一个都与 CPU、DDR 和外围子系统中的时钟关联。
ZYNQ
SD-FEC硬核在5G-JNR中的使用方法
#FPGA  #5G  #LDPC 
本文主要描述如何应用Xilinx的SD-FEC集成块硬核资源,进行5G-NR 通信系统PDSCH和PUSCH信道编解码开发。主要从SD-FEC集成块硬核特性、配置流程和注意事项等进行说明。
科学文化人
5G系统架构设计与NR思维导图
#FPGA  #5G  #系统架构 
本文总结梳理5G-NR系统架构,L1、L2、L3功能框架,便于5G系统相关人员快速熟悉整体架构设计,了解关键技术标准和实现方法。
科学文化人
怎么在sequence中调用agent中的函数以及如何快速实验你的想法?
#验证  #UVM  #SV 
通过本篇文章主要想送给广大验证初学者和爱好者2件礼物:“一条鱼”和“一只鱼竿”。希望大家连吃带拿,开开心心地。
杰瑞IC验证
芯片设计:预取FIFO的Verilog硬件实现
#前端  #芯片设计  #FWFT  #FIFO 
在原有的FIFO的基础上增加使能控制器和输出寄存器单元也就是FWFT Adapt逻辑 。其中使能控制器完成普通FIFO和FWFT FIFO 的rd和empty的转换。输出寄存器则是直接连接FIFO/RAM输出的数据作为最终FWFT FIFO的读数据rdata。
FPGA自习室
数字IC/FPGA:使用带参数的define 宏定义?
#FPGA  #Verilog  #define  #类函数宏定义 
最近发现在一些RTL设计中用到了类函数宏定义的方法定义一些参数,在以前的了解中,基于Verilog的开发只能定义常量宏,这是使用system verilog的缘故,因其结合了大部分Verilog 和 C的语法,使得system verilog 在使用时更加灵活,而且可综合的system verilog(sv)是可以替代Verilog的,特别是在简化接口方面。
FPGA自习室
Verilog数字系统基础设计-CRC
#FPGA  #CRC  #数字系统 
CRC(Cyclic Redundancy Check,循环冗余校验)是数据帧传输中常用的一种差错控制编码方式,针对要发送的数据帧,使用一些特定的多项式可以计算出CRC校验结果,CRC校验结果和原始数据一起传输到接收端
OpenFPGA
【官方推荐】学习Zynq-7000的入门书单
#FPGA  #ZYNQ  #入门 
根据选用的芯片型号和应用领域的不同,读者可以适当裁减
OpenFPGA
ARM系列 -- CHI(一)
#前端  #ARM  #CHI 
一起来研究CHI协议
老秦谈芯
ARM系列 -- CHI(三)
#前端  #ARM  #CHI 
一起来研究CHI协议
老秦谈芯
ARM系列 -- CHI(四)
#前端  #ARM  #CHI 
一起来研究CHI协议
老秦谈芯
ARM系列 -- CHI(五)
#前端  #ARM  #CHI 
一起来研究CHI协议
老秦谈芯
【Innovus】总结了十条消除DRC和Antenna的方法
#后端  #Innovus  #DRC  #Antenna 
有时候APR工具并不是那么智能,需要人工干预才能达到满意的效果。本文总结了工作中遇到的Route后DRC、Antenna等问题的几个解决方法。
ExASIC
从寄存器结构理解setup和hold time
#FPGA  #STA  #setup  #hold 
从底层结构理解setup和hold
IC小迷弟
spef反标没成功,这种情况你肯定没遇到过
#后端 starrc Primetime 
最近遇到了一个spef没有反标成功的案例。首先确认netlist和spef是基于同一套数据产生的,一致性没有问题。其次确认了这些没有反标上的net,都有实际的绕线。这就奇怪了,很多线没有反标上。
白话IC
代码不规范会有多惨?
#前端 
代码不规范的代价可能是巨大的
IC小迷弟
Xilinx Multiboot实例演示
#FPGA  #xilinx  #multiboot 
实例出发演示Multiboot。
OpenFPGA
数字调制解调技术的MATLAB与FPGA实现:Altera/Verilog版
#FPGA  #matlab  #数字调制解调 
主要包括FPGA实现数字信号处理基础、ASK调制解调、PSK调制解调、FSK调制解调、QAM调制解调,以及扩频通信的设计与实现等内容。
ZYNQ
Vivado HLS 详解以及资料推荐
#FPGA  #Vivado  #HLS 
本文将为大家学习HLS提供一些讲解以及资料汇总。
ZYNQ
Intel/Altera 系列FPGA简介
#FPGA  #intel  #altera 
自从Altera被Intel收购后,似乎放弃了整个中国市场,Altera市场占有率被其他FPGA厂家所侵蚀,国内目前还有一些公司用Altera的FPGA(CPLD居多),所以今天我们再去了解一下Intel FPGA系列产品。
OpenFPGA
【开源】我们和童年的距离,就是一台游戏机-用FPGA DIY一个NES游戏机
#FPGA  #NES  #DIY  #开源 
想自己做个nes游戏机嘛(纯硬解,无延时),软硬件开源!
OpenFPGA
常用的雷达信号:基于DDS的线性调频信号的产生
#FPGA  #雷达信号  #DDS 
DDS(Direct Digital Synthesizer)技术是一种频率合成方法,其输出频率具有分辨率高、功耗低、频率切换速度快且频率切换时输出信号的相位连续等特点。为此在数字信号处理及硬件实现中有着很重要的作用。本篇带来FPGA设计之基于DDS的线性调频信号的产生。
FPGA技术江湖
雷达信号处理:数字下变频
#FPGA  #雷达信号处理  #数字下变频  #simulink  #matlab 
数字上下变频是雷达系统中两个重要的模块。在雷达发送端,由于天线的长度有限会影响到电磁波的波长,而波长与信号的频率成反比,故在发送端需要使用数字上变频提高信号的频率;而在雷达的接收端若不进行下变频处理,根据奈奎斯特采样定理,需要使用信号频率2倍的采样率才能准确无误的将信号还原出来,对AD采样速率以及后续FPGA处理信号的速率要求非常高,不利于系统设计,故在接收机端先将射频信号下变频到中频信号,再将中频信号下变频到零中频信号,方便后续对信号的处理。本次设计同样是通过在simulink搭建模型并通过matlab仿真得到正确设计后生成IP核的形式来实现数字下变频的功能。
FPGA技术江湖
SATA协议简介
#FPGA  #SATA3.0 
SATA是一种基于行业标准的串行硬件驱动器接口,以连续串行的方式传输数据,支持热插拔,主要用于SATA主机与大容量存储设备之间的数据传输。
科学文化人
fsdb转vcd的方法
#验证  #fsdb  #vcd 
虽然VCD波形用得很少了,但还是有极少数情况需要。比如给模拟电路做vector,fsdb版本过新打不开,或者单纯没有verdi,或者是为了与开源工具交互……下面介绍了用verdi自带的工具fsdb2vcd来转换VCD的方法。
ExASIC
高速串行总线设计基础(四)眼图的形成原理
#FPGA  #眼图 
眼图的测量对于高速串行总线的重要性不言而喻,眼图反映了总线通道环境的优劣,信号的好坏等等,正确的识别眼图是一项基础技能,如果具体识别眼图呢?
FPGA LAB
FPGA设计心得(10)关于行为仿真的一点观点
#FPGA  #行为仿真 
为了适应不同的仿真平台(并不是说哪个仿真平台错了) ,且本着仿真意义的实际情况,我们不应该在极端的情况下进行仿真,不仅没有意义,而且让人疑惑。
FPGA LAB
SDC 设计
#前端  #SDC  #ASIC 
ASIC / FPGA SDC 入门、进阶总结
数字电路IC
https://mp.weixin.qq.com/s/kqsBDwjL7jOxmRMK4tsKiw
#前端  #半导体  #资讯  #芯片  #秋招  #薪资  #前端设计 
据环球网引述韩国《经济日报》消息,美国商务部长雷蒙多在半导体高峰会上宣称,美国政府需要更多有关芯片供应链的信息,以“提高处理危机的透明度,并确定导致短缺的根本原因”。美国要求相关企业在45天内,缴出公司相关数据,包括库存、销售及客户等商业机密,这样的要求将使公司陷入困境。
OpenIC
台积电的工艺好在哪里?
#后端 
比较台积电与umc的工艺
白话IC
芯片(IC)在5-10年后还会像现在这样火吗?
#前端  #半导体  #资讯  #芯片  #秋招  #薪资  #前端设计 
关于芯片行业能火多久,我曾无数次被问到这个问题,今天就来展望一下半导体的前景和钱景。
OpenIC
芯片(IC)在5-10年后还会像现在这样火吗?
#前端  #半导体  #资讯  #芯片  #秋招  #薪资  #前端设计 
数字IC设计是一个很大的范畴,很多概念也容易混淆,对于应届生来说,不仅要面对选设计、验证、DFT职位方向问题,同样也要考虑不同芯片的市场前景。
OpenIC
从内存寻址看 FPGA 设计
#FPGA  #设计思想和原则 
本文的目的不是介绍内存寻址的具体设计,而是想通过内存寻址的设计思想看看对FPGA设计有什么帮助和借鉴。
FPGA开发之路
优秀的 Verilog/FPGA开源项目介绍(二)-RISC-V
#FPGA  #开源项目 
十几个risc v开源项目介绍总有一款适合你
OpenFPGA
独白 | 一线城市的工资,三线城市的生活
#求职就业  #职场经验 
从实际体验来说,深圳并没有想象中那么高不可攀,对深圳的描述绝不可以偏概全。接下来,我讲从吃、穿、住、行四个方面讲述我真实的生活,以供应届生们参考。
ZYNQ
Zynq-7000 全可编程Soc系列如何选型?
#FPGA  #ZYNQ 
Zynq7000 全可编程 SoC 重新定义了嵌入式系统,为系统架构师和软件开发人员推出新的解决方案提供 了一个灵活的平台,同时为传统 ASIC 和 SoC 用户提供了一个全可编程的备选方案,如何选型也是一项大学问,我们从以下各个方面来剖析一下。
ZYNQ
从材料到IC,人生应是一片旷野,而非轨道
#求职就业  #求职就业  #经验分享 
介绍了一位材料专业学子转行数字IC的经历和心路历程
数字IC打工人
大话FPGA-“万能的芯片?”
#FPGA FPGA 架构 
从这个角度看,FPGA和芯片(专用集成电路)从来就不是对立的, FPGA,万能芯片,从功能上看是万能的,理论上可以实现所有功能。 但是从,PPA上看,性能,功耗,面积(成本),这三个维度来衡量,又是非常受限的。
歪睿老哥
大话DPU—从网络到数据
#嵌入式 DPU 
第一个卸载的故事中,DPU是offload CPU的负载,是“长工”。 第二个管理的故事中,DPU是CPU的hypervisor,是“管家”。 第三个数据的故事中,DPU高效的提供CPU 数据,是“奶妈”。
歪睿老哥
FPGA设计中,RAM的两种实现方法详解
#FPGA  #RAM两种实现方法  #实用设计技巧  #详细教程 
方法一:利用LPM_RAM;方法二、使用verilog纯文本的描述方式。方法二比方法一相比,来分析设计流程、占用资源等各种情况。
FPGA技术江湖
FPGA零基础学习系列:SDR SDRAM 驱动设计
#FPGA  #SDR SDRAM  #硬件底层驱动设计  #详细教程 
设计一个突发长度为2,列选通潜伏期为2的SDR SDRAM的控制器。该控制器共有四部分功能,初始化、刷新、写和读。四部分的执行控制采用一个模块来控制。SDR SDRAM必须要进行初始化,初始化只用执行一次。然后启动一个计时器,等计时器达到后,进行刷新。在刷新的间隔中,根据读写的要求进行读写。四个模块都会对SDR SDRAM的命令线和地址线进行控制,所以输出时,采用多路选择器对齐进行选择输出。
FPGA技术江湖
【资料库】IC FPGA开发与数字逻辑综合工具实践
#FPGA  #资料库  #UVM  #DFT  #DC  #VCS  #工具实践 
分享关于IC FPGA开发与数字逻辑综合工具的资料,有UVM和DFT的实训课程,DC和VCS的工具实践等,后台自行获取~
电子狂人
【资料库】数字ic前端后端验证
#前端  #资料库  #前端  #后端  #验证 
分享一些从网上搜集的数字ic前端后端验证学习资料,内含UVM学习、版图实训、电路设计、Verilog RTL实践、VCS学习、SRAM、Perl、DFT了解,以及一些经验之类的分享
电子狂人
Matlab系列记录之图像处理(结束篇)
#软件  #matlab  #图像处理 
介绍下一些基本原理和MATLAB上进行图像处理的一些基本操作
电子狂人
如何在FPGA上快速部署5G NR无线通信?
#FPGA  #FPGA  #5G  #MATLAB 
Mathworks公司提出了一套完整的解决方案,在FPGA商上快速部署5G NR。
科学文化人
5G-NR算法秘籍:重要function一览
#FPGA  #FPGA  #5G 
为了方便利用5G Toolbox进行5G系统设计和仿真,现将所有函数分门别类,整理。参考函数库和算法链路,便于进行FPGA和ASIC设计实现。
科学文化人
众多公司纷纷做芯片,谁获益最大?薪水暴涨,不是好事
#求职就业 
各种相关不相关的公司都开始涉足芯片。造成的结果就是原来真正做芯片公司被挖的肉疼
白话IC
“我想去BAT做芯片,哪怕降薪”,且慢!
#求职就业 
做芯片,拿互联网公司的钱,曾经是个梦。然而,现在梦竟然可以实现。
白话IC
手机公司入局芯片,我为什么不看好,也不建议加入?
#求职就业 
各种公司纷纷布局芯片,已经是趋势了。特别是财大气粗的手机公司,可以说是要钱有钱,要人有人,按道理成功不难,然而,入局者众多,但是鲜有成功的。什么原因?
白话IC
IC后端选择tech file容易忽略的一件事
#后端 
以前曾经提到,对于一些标准单元库,调整track是对绕线有好处的,甚至说是非常关键,决定着你的设计是否能够绕通。
白话IC
两种io约束方式对于后端的影响
#后端 
众所周知,block的port接口部分的约束,我们是通过set_input_delay set_output_delay来实现的。在约束的时候,我们通常会遇到两种方式,一种是通过创建virtual clock,另外一种是通过真实的clock来进行约束。
白话IC
FPGA 核和FPGA Fabric的区别是什么?
#FPGA  #FPGA 
FPGA fabric主要是指FPGA互连矩阵和嵌入其中的CLBs。
FPGA LAB/李锐博恩
GT Transceiver的复位与初始化(1)Transceiver复位的两种类型和两种模式
#FPGA  #高速串行接口  #MGT  #Transceiver 
在 fpga 器件启动和配置完毕后,必须对 gtx/gth 收发模块进行初始化,才能使用。
FPGA LAB/李锐博恩
IC设计中值得解决的小问题(一)
#前端  #ic设计  #ic技巧  #vim 
IC设计中值得解决的小问题之vim打开lib文件的语法高亮。
icsoc
Modelsim的仿真之路(基础仿真流程)
#FPGA  #FPGA  #仿真  #modelsim 
缓了一段时间,该接着开始系列记录了,这一次将开始ModelSim的仿真之路,对于学FPGA或者从业于该行业的人来说,仿真是必不可免的一件事,而仿真的工具也不少,不过感觉ModelSim推荐的指数要高很多,或许和它优化的能力有关吧~
电子狂人
优秀的 Verilog/FPGA开源项目介绍(一)-PCIe通信
#FPGA  #pcie  #开源 
开源的pcie项目,已经在很多平台上验证过了
OpenFPG
三个月转数字IC小白的找工作心说
#求职就业  #数字IC 面试经验  #IC面试  #FPGA 
容 本文大约 6000 字,是一名 3 个月转 IC 小白的工作面试心得。不作为正常、普遍的学习 IC 的学生应该有的经历,但也许能为找 IC 行业工作的你提供些许帮助,欢迎阅读参考。
数字IC与硬件设计的两居室
SystemVerilog | UVM | Phase机制基础
#验证  #SystemVerilog  #UVM  #芯片验证 
Phase机制在基于UVM的仿真中尤其重要,它是整个仿真周期中的同步机制。本文将介绍Phase的基础部分,包括Phase的概念、框架和应用实例。
芯片学堂
SystemVerilog | UVM | 深入Phase机制,看懂Phase机制实现原理
#验证  #SystemVerilog  #UVM  #芯片验证 
本文将在前面介绍Phase机制基本内容的基础上,到源代码中去了解Phase机制的实现方式,并且将尽可能以可视化的方式来呈现Phase机制源码的实现逻辑,属于Phase机制进阶篇。
芯片学堂
IC职场说——入职4个月数字IC前端设计师兄感受(篇一)
#求职就业  #数字IC  #就业感受  #建议 
想知道师兄工作后的感受吗?想知道师兄给学弟学妹们什么建议吗?那就赶紧看起来~
IC媛
IC职场说——入职4个月数字IC前端设计师兄谈芯片前景(篇二)
#前端  #数字IC  #就业形式  #芯片发展 
你怎么看待芯片的发展?今年特别火,还能火几年?现在转行学数字IC,明年就业形势还明朗吗?
IC媛
SystemVerilog中的event到底怎么回事儿
#验证  #event  #triggered 
在SystemVerilog构建测试平台时,经常会用到event来实现多个进程之间的同步处理,例如一个进程处于等待某事件发生,当该事件发生了那么对应的进程将会被执行。但是有时候我们会遇到明明已经触发了事件,为什么对应的进程还处于挂起等待状态呢?该文将示例说明。
硅芯思见
generate常用用法
#验证  #generate 
本文示例generate常用用法
硅芯思见
SVA概述
#验证  #sva 
这里,你可以对SVA有一个快速的了解,但是需要你自己coding下文中示例加深印象
硅芯思见
verilog面试宝典第一弹-FPGA原理
#FPGA  #verilog  #ZYNQ 
最近准备数字IC岗时复习整理的知识点,参考了比较火的fpga面试题,和一些相关知识。
ZYNQ
【Innovus】做postmask功能ECO需要分几步
#后端  #postmaskeco  #eco 
一般Postmask功能ECO流程分成以下几步:修改RTL和验证、修改网表(LEC)、后端工具里ECO Route。因为是postmask,所以不能加减stdcell,但可以用spare cells来映射。今天重点来介绍在Innovus里实现ECO Route需要怎么操作。
ExASIC
基于 FPGA YOLO 算法的扫描式 SMT 焊点缺陷检测系统
#FPGA #YOLO算法 #焊点缺陷检测 
本作品属于 SMT 工艺检测中的焊点检测领域,可区分良好焊点以及虚焊漏焊、短路、多锡、偏移等缺陷焊点情况。作品可应用于小型的 SMT 贴片厂对批量 PCB 电路的焊点可靠性进行检测,或者电子维修领域对电路板进行辅助分析观察,同样也可在个人开发者对焊接电路的检测,相比传统方法可以大大降低人力和设备成本。
FPGA技术江湖
基于 FPGA 多帧融合的智能相机处理系统
#FPGA #FPGA硬件加速 #多帧融合 #图像融合降噪 
本设计可用于手持摄像系统(摄像机、智能手机)图像、视频流的 HDR 处 理,可用于低照度情况下固定监控系统的视频流 HDR 处理,可用于线上直播系统的视频流 HDR 处理。
FPGA技术江湖
若可以选,我宁愿重写曾经的“无聊”代码
#FPGA SpinalHDL 
今天,再来好好聊聊SpinalHDL中的FIFO。也许你是逻辑设计老手,但好好看看这篇文章,或许你也会有新的思考。
Spinal FPGA
【UVM】 layering sequence for layered protocol
#验证  #UVM 
IC中常见的如PCIe,USB,UFS等都是分层传输的协议。对于这些高速IP,其验证环境通常也采用分层结构,方便扩展和重用。
IC Verification Club
UVM设计模式 (九) 状态模式、Modelling Finite-State Machines in Testbench
#验证  #UVM  #设计模式 
在我们的验证环境中,有时也需要一个组件专门负责FSM的建模;例如验证USB Device DUT时,验证环境需要模拟USB Host的行为;对于USB协议复杂的状态机,使用专门的FSM组件模拟,可以减少组件间的耦合;也可以将FSM组件的状态赋值到virtual interface上,通过波形协助debug;
IC Verification Club
VC Spyglass CDC(二)常见的CDC处理方法
#验证  #VC Spyglass  #CDC 
EDA厂商提供golden的CDC处理单元,Synopsys的Building Block IP提供如下解决方案;
IC Verification Club
SystemVerilog中超级英雄super
#验证  #systemverilog  #super 
SystemVerilog的OOP编程中,经常需要使用super这个关键字,主要用于子类访问父类中的属性和方法。当然并不是在所有情况下都需要使用super,一般情况下如果子类对于父类中的属性或者方法进行overriden,那么此时如果要引用父类中被overriden的属性或者方法时,就需要明示super。
硅芯思见
SystemVerilog中传说的DPI
#验证  #systemverilog  #dpi 
本文示例DPI-C的基本用法
硅芯思见
基于FPGA的数字识别-实时视频处理的定点卷积神经网络实现
#FPGA  #cnn  #数字识别  #视频 
电脑显示数字(手写也可以,要求是浅色背景上检测深色数字(要求是训练集的问题)),通过摄像头采集缓存到SDRAM后在显示屏上显示摄像头数据,然后右下角显示监测到的数字。
OpenFPGA
FPGA和USB3.0通信-UVC摄像机
#FPGA  #uvc  #usb3.0 
从零开始一步一步搭建一个工业摄像头(入门版本)。
OpenFPGA
【经验分享】【面经】Bob哥经验分享——材料人逃离Fab之路
#求职就业  #求职  #材料专业 
本科末流985材料成型,硕士Top5材料工程,学习方向是数字芯片前端验证,做了新思的router的验证的开源项目,参加了第四届集创赛抱学长大腿拿了华东赛区三等奖(NAND Flash controller toggle模式的设计),在上海AMD做为DV intern实习了一年,一篇IC无关的材料SCI一作,Bob,也是从材料方向转行来的他,不知道有什么特殊的见解呢?
数字IC打工人
芯片片上SRAM存储概略及生成使用实践 (中)
#后端  #SRAM  #DFT  #MBIST $MBISR 
SRAM的除过主要的memory array意外,还可以包含可更多可测性的支持和扩展
艾思后端实现
Zynq系列-AXI概述以及其优势
#FPGA ZYNQ 
旨在介绍 AXI 协议的关键概念
ZYNQ
用Python解决Verilog网表转CDL大小写重名的问题
#自动化  #python  #后端 
在用calibre v2lvs把APR网表转CDL时是不是经常遇到下图的情况?这是CDL不区分大小写的原因。最常见的解决方法就是写脚本替换。我们注意到log里warning非常有规律:Duplicate port/net name "xxx" found in module "xxx",这样我们可以用正则提取net和module名字。
ExASIC
IC验证学习路线(干货满满!)
#验证  #IC验证  #学习路线  #面试面经  #知识分享 
酒酒总结的IC验证学习路线(附资料,面试面经,IC验证面试常问88道总结,IC面试手撕代码总结,IC设计问题总结)
酒酒聊IC编程
研究生导师是路桑,找工作是一种什么样的体验?
#求职就业  #经验分享 
竹秋一的研究生导师是路科验证创始人路桑老师。作为路桑的学生,有一些独特的经历和经验分享给大家。
数字IC打工人
酒酒爆肝80道大厂高频面试题
#验证  #IC验证  #IC设计  #面试面经 
酒酒总结的IC设计问题(比较全面)
酒酒聊IC编程
【经验分享】钢铁哥:我投递了94份简历
#求职就业  #经验分享 
本科毕业于重邮微电子,研究生南邮光学工程专业做半导体分立器件(其实就是材料)。秋招期间,一共给94家公司投递简历,最后拿到了13家公司的offer。
数字IC打工人
【行业杂谈】来自一位芯片行业资深猎头的建议
#求职就业  #经验分享 
最近两年集成电路行业人才极度紧张,薪酬增速飞快。财帛动人心,有时候难免让人感到迷茫。Shine是一名IC行业猎头,从业5年,有一些建议供大家参考。
数字IC打工人
酒酒拿下四五十万的真实大厂面试经历
#验证  #IC验证  #IC设计  #面试面经 
酒酒提前批面试面经总结(大概30家公司面经总结,zeku,展锐,联发科,华为,寒武纪,地平线,商汤,奥比中光,集创北方。。。。。。)
酒酒聊IC编程
数字IC岗位,HR常问的44个问题
#求职就业  #IC设计  #面试面经  #IC验证 
整理了一些HR面试或者综合面试时,面试官常常问的一些问题,建议大家秋招面试的时候提前看一眼,做到心中有数~
IC媛
蜂鸟E203的交叉编译环境搭建
#求职就业  #蜂鸟E203  #开源项目 
手把手教蜂鸟e203交叉编译环境搭建~~~
IC媛
蜂鸟E203--移植Arty -a7
#求职就业  #蜂鸟E203  #项目移植  #开源项目 
手把手教蜂鸟E203移植Arty-a7开发板~~~
IC媛
用Python写一个stdcell library的parser
#自动化  #python  #后端 
用正则写一个简单的stdcell library的parser。对于多行的文本,设置标志位,在区间里进行正则匹配,可以提高准确性和效率。
ExASIC
用Python提取Verilog网表层次和实例化关系
#自动化  #python  #后端 
我们知道Verilog网表文件很大,小的也有几十M、几百M,但Verilog网表没有形为级描述,只剩下stdcell和macro的实例化。本文用python正则实现了网表实例化关系提取。总结:正则不难,难的是善于总结和灵活应用。定义合理的数据存储结构也是非常重要的,后续操作会简便很多。
ExASIC
VCS+Verdi 仿真流程
#前端  #VCS  #Verdi  #IC仿真工具  #IC仿真流程 
本教程不再介绍 VCS 或 Verdi 的工作原理(因为也不会),重点介绍工具的使用。所以,本节先不负责任、不给解释的给出 VCS+Verdi 的仿真流程,使用到的脚本文件可以供学者直接调用,进行快速仿真。
数字IC与硬件设计的两居室
优秀的 Verilog/FPGA开源项目介绍(十二)- 玩FPGA不乏味
#FPGA  #游戏  #小霸王 
之前给大家分享了大约一百多个关于FPGA的开源项目,涉及PCIe、网络、RISC-V、视频编码等等,这次给大家带来的是不枯燥的娱乐项目,主要偏向老的游戏内核使用FPGA进行硬解,涉及的内核数不胜数,主要目标是高的可实现性及复现性。
OpenFPGA
与门变或门,或门变与门
#前端  #后端 
掌握常见逻辑门的等价变换是手工做网表ECO重要技能。比如,与门和或门的互换、与/或跟选择器的互换、DFF的SET和RESET互换、DFF上升沿和下降沿的互换等。下面介绍与门和或门的互换方法。
ExASIC
LDPC码基本原理与FPGA设计思考
#FPGA  #LDDPC  #FPGA  #无线通信  #算法 
介绍LDPC码的基本原理,涉及相关概念,涉及实现需要考虑的因素。
FPGA算法工程师
【海外ICer】诺基亚 | 菜鸟工程师的打怪升级路
#求职就业  #诺基亚  #海外 
作者,我的好友April,去年她分享了在诺基亚实习的故事,一年过去了,让我们来看看她在诺基亚的成长日记
摸鱼范式II芯片验证之路
【IC留学生】美国东北大学生活分享
#求职就业  #高通  #海外 
去年这个时候,贝塔邀请我分享一下我的美国留学生活。因为学业、求职和工作,一直没腾出时间来动笔。终于在这个圣诞季腾出了时间记个流水账,作为在美国的这三年留学工作的生活记录吧。
摸鱼范式II芯片验证之路
关于UVM driver的幕后||你知道get_next_item在哪里吗?
#验证  #UVM  #源码 
我们都知道,driver要和sequencer相连,然后通过seq_item_port接口的get_next_item方法和sequence之间进行交互。 但是,你有没有去查过get_next_item这个方法究竟是哪个类提供的呢?
摸鱼范式II芯片验证之路
【译文】【第一章①】Mindshare PCI Express Technology 3.0
#前端  #PCIE  #译文 
欢迎参与 《Mindshare PCI Express Technology 3.0 一书的中文翻译计划》 https://gitee.com/ljgibbs/chinese-translation-of-pci-express-technology
摸鱼范式II芯片验证之路
安全地启动sequence
#验证  #验证  #建议 
uvm从1.1d到1.2再到IEEE1800.2,有了很多变化。尤其是从1.1d到1.2,在objection的使用上有了一些关键性变化。
摸鱼范式II芯片验证之路
写不好的SDC约束
#后端  #综合  #sdc约束 
sdc约束中的不常见问题记录一下
数字IC小站
基于 FPGA 的压缩算法加速实现
#FPGA  #压缩算法  #静态哈夫曼编码  #LZ77 算法 
该项目中,计划实现对文件的压缩及解压,同时优化压缩中所涉及的信号处理和计算密集型功能,实现对其的加速处理。最终目标是证明在充分并行化的硬件体系结构 FPGA 上实现该算法时,可以大大提高该算法的速度。
FPGA技术江湖
基于 FPGA LMS 算法的自适应滤波器设计
#FPGA  #自适应滤波  #LMS 算法  #HLS 
自适滤波器是一种变系数的数字滤波器,由于其能够根据算法动态调整滤波系数,始终能够保持一个较好的滤波性能,目前已经在自适应噪声对消、移动通信信道均衡、自适应信号增强以及信号预测等领域得到了广泛的应用。
FPGA技术江湖
SystemVerilog | UVM | 精讲RAL寄存器模型基础
#验证  #SystemVerilog  #UVM  #芯片验证 
RAL(Register Abstract Layer,寄存器抽象层),通常也叫寄存器模型,顾名思义就是对寄存器这个部件的建模。本文要介绍的内容,包括对UVM寄存器模型的概述,如何构建寄存器模型,以及如何将寄存器模型集成到验证环境中。
芯片学堂
SystemVerilog | UVM | RAL寄存器模型操作图鉴
#验证  #SystemVerilog  #UVM  #芯片验证 
本文将展开介绍寄存器模型访问上的一些话题,包括寄存器域段的成员值、寄存器的前后门访问以及具体各种访问方法图示。
芯片学堂
IC打工人最常用的20个Linux命令
#软件  #软件  #Linux  #自动化 
学会这20个Linux命令,领先大多数IC打工人!
ICer消食片
你真的懂GIT和SVN吗?
#软件  #svn  #git  #自动化 
SVN和Git都是当前主流的版本控制系统,哪个适合你?
ICer消食片
入行数字IC验证的一些建议
#求职就业  #经验分享  #IC验证 
分享成功入行SoC验证工程师的自学个人经验
ICer消食片
通过一个简单的testbench来初识SystemVerilog
#验证  #验证  #systemverilog 
简单介绍一个由systemverilog搭建的testbench
ICer消食片
低功耗验证笔记:一个UPF低功耗例子
#验证  #验证  #低功耗  #UPF 
通过一个例子介绍UPF文件的编写规范与测试平台的修改
数字验证笔记
【innovus】大小写重名的终极解决方法
#后端  #innovus 
其实innovus也有一个命令类似dc的change_names,叫update_names。
ExASIC
RISC-V指令集架构的由来
#前端  #cpu  #risc-v 
本文主要介绍RISC-V指令集架构的发展由来
码农的假期
优秀的 Verilog/FPGA开源项目介绍(十七)- AXI
#FPGA  #AXI  #AMBA 
AMBA总线是ARM研发的(Advanced Microcontroller Bus Architecture)提供的一种特殊的机制,可以将RISC处理器集成在其他IP芯核和外设中,它是有效连接IP核的“数字胶”,并且是ARM复用策略的重要组件。本文主要介绍AXI总线的相关开源项目
OpenFPGA
谈谈Verilog和SystemVerilog简史,FPGA设计是否需要学习SystemVerilog
#FPGA  #verilog  #systemverilog 
SystemVerilog标准(SV-2009)发布距今已近十余年,在验证领域已经大放异彩,但是在设计领域(尤其FPGA领域)使用的还是比较少,虽然市场上已经发布了几本相关书籍,但是在使用上或者学习上还是有点缺陷的,这篇文章是SystemVerilog建模及仿真系列教程的第一篇,先去了解一下Verilog和SystemVerilog发展简史,从中很容易得出FPGA设计是否需要学习SystemVerilog。
OpenFPGA
想用FPGA加速神经网络,这两个开源项目你必须要了解
#FPGA  #FPGA  #CNN  #加速 
目前主流的解决方案就是使用通用或专用处理器来做控制工作,让硬件来执行计算(加速的概念),今天就介绍两个针对以上解决方案的开源项目,这两个项目是用FPGA进行硬件加速的必备项目。
OpenFPGA
SystemVerilog中队列的越界访问
#验证  #SystemVerilog  #queue 
通过示例说明SystemVerilog中的队列越界访问及注意事项
硅芯思见
SystemVerilog中有界无界的队列
#验证  #SystemVerilog  #queue 
示例SystemVerilog中有界和无界队列的使用注意事项
硅芯思见
动态数组的创建不一定非要new[]
#验证  #SystemVerilog  #dynamic_array 
通过示例说明动态数组的一些使用方法
硅芯思见
我的2021秋招经历——IC验证
#验证  #验证  #秋招  #经验分享 
2022届物理专业硕士分享21年秋招转IC验证的经历!
ICer消食片
我2021秋招经历——IC设计
#前端  #IC设计  #秋招  #经验分享 
2022届器件研究方向硕士分享21年秋招转行IC的经历!
ICer消食片
进入IP Core的时钟,都不需要再手动添加约束么?
#FPGA  #Xilinx  #时序约束 
很多FPGA工程师都认为,凡是进入到IP Core的时钟,IP都会自动进行约束,不需要再手动加约束,是这样的么?
傅里叶的猫
兰姐:与各位逆袭大神完全不一样的平平淡淡秋招路
#求职就业 
本科吉大电信专业,硕士以第一的成绩考入中科院北京某研究所集成电路工程专业,有数字IC流片的经历的兰兰的面经
数字IC打工人
从2000万年终奖和芯片行业工资涨幅50%说起
#求职就业 
微信群消息,某刚刚上市的芯片企业,今年年终奖......
白话IC
数字IC设计中的重要考虑因素
#前端  #IC设计  #ASIC 
描述了芯片设计中的时序参数,亚稳态,时钟偏移问题,以及在设计过程中应考虑到面积、速度和功耗的关系。
FPGA算法工程师
FPGA攻城狮玩5G通信算法的基本套路
#FPGA  #5G  #FPGA  #算法  #工业互联网  #MIMO 
架构-算法-实现-调试,5G研发工程师应该怎么做?
FPGA算法工程师
关于工作的几个想法
#求职就业  #职场  #IC设计 
近二十年IC设计工作的几个想法。未必是真知灼见,但一定是肺腑之言。
icsoc
SystemVerilog | UVM | RAL寄存器模型操作图鉴
#验证  #SystemVerilog  #UVM  #芯片验证 
寄存器模型操作,指的是通过寄存器模型对RTL中寄存器进行读写访问,或者同步寄存器模型与RTL中寄存器的值。本文将展开介绍寄存器模型访问上的一些内容,包括寄存器域段的成员值、寄存器的前后门访问以及具体各种访问方法图示。
芯片学堂
SystemVerilog | 脱离代码谈芯片验证关键指标:覆盖率
#验证  #SystemVerilog  #UVM  #芯片验证 
验证覆盖率(Verification Coverage)的存在是为了试图回答这样一个问题:“你怎么知道验证已经完成?” 实际上,就算验证覆盖率达到了100%,从逻辑上也不能保证当前的验证是完备的。只不过,100%的验证覆盖率,可以让工程团队对即将tape out的芯片增添不少信心。本文将重点厘清覆盖率相关的概念,以及在芯片开发流程中跟覆盖率相关的事项。
芯片学堂
芯片开发必备工具 | 正则表达式(RegularExpression)使用指南
#前端  #SystemVerilog  #UVM  #芯片验证 
在芯片开发过程中,正则表达式的使用非常常见。初次上手晦涩难懂,多用几次爱不释手!本文将概述正则表达式以及实用的匹配规则,并给出使用表达式的辅助工具:CheatSheet和在线测试工具。获取全文高清图片,可在公众号后台直接回复“正则表达式”获得下载链接。
芯片学堂
基于FPGA的电子计算器系统设计(附代码)
#FPGA  #电子硬件  #实操  #Verilog HDL  #代码分享 
在国外,电子计算器在集成电路发明后,只用短短几年时间就完成了技术飞跃,经过激烈的市场竞争,现在的计算器技术己经相当成熟。计算器已慢慢地脱离原来的“辅助计算工具”的功能定位,正在向着多功能化、可编程化方向发展,在各个领域都得到了广泛的应用。
FPGA技术江湖
FIR数字滤波器设计
#FPGA  #FIR数字滤波器  #窗函数法  #频率采样法  #基于firls函数和remez函数的最优化方法 
本篇介绍FIR数字滤波器的设计,可以根据所给定的频率特性直接设计FIR数字滤波器。FIR数字滤波器在保证幅度特性满足要求的同时,能够做到严格的线性特性。本篇采用了窗函数法、频率采样法以及基于firls函数和remez函数的最优化方法设计FIR滤波器。对FIR滤波器进行了详细的理论分析,并且对应于每种方法都给出了设计实例。通过编写MATLAB语言程序,运行程序,得到幅频和相频特性图。
FPGA技术江湖
ARM Cortex-A7时钟树综合实战分析
#后端  #时钟树综合  #后端实战 
吾爱IC社区是一个专业技术交流和分享数字IC设计与实现技术与经验的高端技术交流社区,目前社区高端已经拥有近1500位高级会员。
吾爱IC社区
分享几个职业生涯中的问题的思考
#求职就业  #股票  #职业生涯 
做事的时候开心吗?做自己感兴趣的事,才更容易出成果、有创新,更容易实现自我价值,也更容易帮老板实现利润。最后,送大家一句曾国藩的话:“抬头看路,埋头做事,低头做人。”
ExASIC
Emacs的安装、配置和使用
#软件  #emacs 
介绍了Emacs的安装、配置和使用。
ExASIC
UVM验证TinyALU项目:1 - Introduction and DUT
#验证  #UVM  #systemverilog  #IC验证 
《The UVM Primer》 是一本UVM的入门书籍,由Ray Salemi编写出版,并且是免费开源的项目,代码可以在GitHub上下载。
ICer消食片
UVM验证TinyALU项目:2 - A Conventional Testbench for the TinyALU
#验证  #UVM  #systemverilog  #IC验证 
在搭建UVM验证环境之前,我们先从SystemVerilog验证平台开始,随后一步一步地过渡到完整的UVM验证平台。
ICer消食片
如何在“浏览器”里实现一个云端EDA
#软件  #django  #eda  #云端EDA 
本文介绍了一种在浏览器里编辑代码、仿真、看log、看波形的方法。
ExASIC
从Verilog到SpinalHDL
#FPGA SpinalHDL 
该篇文章会不定期更新推送,用以同步公众号内所有和SpinalHDL文章归类汇总,多谢支持。
Spinal FPGA
你知道如何做多端口仲裁么
#FPGA SpinalHDL 
该小系列就SpinalHDL中关于StreamArbiter部分从基础原理到最终的实现细节进行总结。本篇先从roundRobin讲起。
Spinal FPGA
热爱芯片行业是一种怎样的体验?
#求职就业  #芯片  #求职  #前端设计  #职业发展 
时至今日,我开始慢慢的发觉我对芯片行业的热爱有多么深切。回首自己的职业生涯历程,热爱这件事,不是一蹴而就的。
OpenIC
在FPGA上完美复刻Windows 95
#FPGA  #Win95  #486 
在FPGA上运行Windows 95
OpenFPGA
验证仿真提速系列--认识“时间”与平台速度定量分析
#验证  #VCS  #SystemVerilog 
…我们今天围绕“时间”这个主题,首先讨论了验证仿真中的“3个时间”建立了基础认知,接着明确了平台提速到底要提哪个时间?最后以vcs工具举例了怎么收集和分析相关信息…
杰瑞IC验证
用FPGA创建SoC如此容易
#FPGA  #SoC  #RISC-V 
一个专门用于创建SoC的开源项目,几个步骤即可完成设计。
OpenFPGA
I + I2C = I3C:这个附加的“I”是什么?
#FPGA  #I3C  #I2C  #MIPI 
MIPI 联盟2018年发布了 I3C(发音为“eye-three-see”)总线规范的第 1 版,这应该是对长期存在的 I2C 和 SPI 协议的改进。与 I2C/SPI 相比,I3C 提供更高的数据速率、更低的功耗和附加功能,例如动态地址分配、主机加入、带内中断。
OpenFPGA
HDL设计周边工具,减少错误,助你起飞!
#FPGA  #Linting  #工具 
介绍几个FPGA周边设计的小工具,前端后端都有,有利于代码设计。
OpenFPGA
十年来嵌入式软件最有价值的书籍
#嵌入式  #状态机 
大牛Mira Samek就有这么一双新的眼睛。《嵌入式系统的微模块化程序设计-实用状态图C/C++实现》是他的结晶,是一种使用建模反应式系统而不使用重量级的工具。这本书的英文原版在美国被评为十年来嵌入式软件最有价值的书籍。
ZYNQ
FPGA工程师如何提升自己的算法能力?
#FPGA  #FPGA  #算法  #5G  #信号处理 
提升FPGA工程师的核心竞争力,掌握基本功和设计方法学,一方面提升模块、链路代码实现能力,掌握常用接口设计,同时,尽可能提升自己的算法能力,可以让自己的总理综合技能得到快速提升。
FPGA算法工程师
O-RAN与5G白盒基站那些事
#FPGA  #5G  #O-RAN  #架构  #基站 
O-RAN,是一个基于 RAN 元素的互操作性和标准化的概念,包括针对不同供应商的白盒硬件和开源软件元素的统一互连标准。O-RAN 架构将模块化基站软件堆栈集成在现成的硬件上,允许来自分立供应商的基带和无线电单元组件无缝地一起运行。FPGA工程师可参考该联盟发布的协议标准,设计基带处理单元(BBU)、前传、RRU等PHY层逻辑。
FPGA算法工程师
5G NR 基带SoC参考设计
#FPGA  #FPGA  #5G  #SoC  #基带 
给出5G NR P站室内部署场景的基带硬件参考设计,基于FPGA实现DU、CU加速。该设计包括:CU硬件设计、DU参考设计、硬件加速器设计、PCIe接口、Ethernet、CPRI接口、同步与定时设计等。
FPGA算法工程师
IC设计中的多时钟域处理方法总结
#FPGA  #FPGA  #IC设计  #ASIC  #CDC 
我们在ASIC或FPGA系统设计中,常常会遇到需要在多个时钟域下交互传输的问题,时序问题也随着系统越复杂而变得更为严重。本文介绍了常用的多时钟域处理方法,多时钟域下控制信号和数据流的同步处理技术。
FPGA算法工程师
SystemVerilog中clocking block中的输入偏差和输出偏差
#验证  #SystemVerilog  #Interface  #Skew 
示例说明SystemVerilig中interfae中clocking block的输入输出偏差
硅芯思见
浅谈VCS的两种仿真flow
#软件  #EDA  #VCS  #仿真 
介绍VCS的两种仿真flow
ICer消食片
漫谈FIFO-深度
#前端  #FIFO  #同步FIFO  #异步FIFO  #前端 
最近加的群里面有些萌新在进行讨论FIFO的深度的时候,觉得FIFO的深度计算比较难以理解。所以特出漫谈FIFO系列,会涉及到FIFO的深度计算、同步/异步FIFO的设计等。
IC解惑君
X86 CPU指令集的发展史
#前端  #FE  #CPU  #指令集 
一问读懂国内外X86 CPU指令集公司的发展与现状
码农的假期
FPGA时序分析、约束专题课视频回顾
#FPGA  #FPGA时序分析  #FPGA时序约束  #学习视频 
通过对设计的全面时序分析,使您能够对电路性能进行验证,识别时序违规,并推动fitter的逻辑布局,从而满足您的时序设计目标。本视频从基础的数字电路出发,逐步引入时序的概念,了解时序的重要性,理解时序的基本分析方法,掌握时序约束和时序分析的方法。通过对电路的改善,使电路能够满足时序要求。
FPGA技术江湖
FPGA图像处理专题课视频回顾
#FPGA  #FPGA图像处理  #FPGA基础算法实现  #学习视频 
在当前图像处理算法研究已经很成熟的背景下,提高图像处理的时效性有很大的应用背景。随着微电子技术的高速发展,FPGA为数字图像信号处理在算法、系统结构上带来了新的方法和思路。本视频通过讲解FPGA的内部结构,基础的图像处理的算法,结合matlab共同实现FPGA处理图像算法的验证方法等,使学习者具备在FPGA上应用图像处理算法的能力。
FPGA技术江湖
MyHDL,体验一下“用python设计电路”
#软件  #EDA  #myhdl  #前端设计 
用myhdl写了一个模块,里面有两个计数器:cnt1从0计到9,当cnt1=9时,cnt2从0计到4。不仅可以输出verilog,还可以仿真产生vcd和看波形。
ExASIC
如何管理IC研发过程产生的bug
#软件  #jira  #bugzilla  #bug 
bug的跟踪管理是至关重要的工作。
ICer消食片
SystemVerilog中格式化输出域宽(field width)如何设置
#前端  #SystemVerilog  #Field Width 
在使用$display等方法格式化显示数据时,经常需要指定显示数据的对齐方式,一般情况下会在百分号(%)和指定基数之间通过指定域宽(field width)实现要显示数据的对齐格式。本文将示例field width在格式化显示中的使用方法。
硅芯思见
用NanDigits GOF LEC做一致性检查
#验证  #LEC  #EDA 
录了一段视频,来体验一下用NanDigits GOF LEC做LEC。
ExASIC
用spinal生成了一个计数器
#前端  #spinalhdl 
写verilog不就是时序逻辑和组合逻辑嘛,counter正是一个很好的hello world例子。
ExASIC
使用Verdi的小技巧(四)
#前端  #Verdi  #仿真 
EDA工具Verdi使用小技巧
icsoc
SystemVerilog中相互“嵌套”的队列和动态数组
#验证  #SystemVerilog  #Queue  #Dynamic array 
本文示例实现队列和数组之间的相互嵌套存储
硅芯思见
ARM的前世今生
#前端  #行业 
深入剖析ARM发展史
码农的假期
Verilog复杂逻辑设计指南-ALU
#FPGA  #ALU  #运算  #算术逻辑单元 
使用Verilog可以方便地实现复杂的设计。现在,设计复杂性增加,设计需要针对低功率、高速和最小面积进行优化~
OpenFPGA
美女程序媛:基于FIR滤波器的带限白噪声的设计
#FPGA  #FIR滤波器  #带限白噪声  #LFSR IP核 
传统的高斯白噪声的产生是将多个m序列通过D/A转换器,然后通过滤波器得到,比较繁琐。本项目将通过线性反馈移位寄存器和FIR滤波器完成。首先通过matlab中wgn函数生成高斯白噪声,并将生成的噪声数据存入到rom中,然后通过LFSR产生m序列伪随机码作为rom地址对噪声数据进行读取增加其随机性,最后将输出的随机噪声通过FIR滤波器得到带限白噪声。
FPGA技术江湖
压缩算法 | 基于FPGA的Varint编码实现(附代码)
#FPGA  #压缩算法  #Varint编码实现  #代码分享 
什么是Varint编码呢?首先我们来介绍一下Varint编码,Varint编码就是一种用一个或多个字节将数据序列化,并对数据进行压缩的方法,因此也可以称之为Varint压缩算法。在进行数据传输过程,我们经常用大位宽来进行数据的传输。有时候是32位或者64位传输某个数据,然而,一直使用大位宽来传输数据也有它的缺点,比如传输很小的数据时,会造成资源的浪费。
FPGA技术江湖
ICG
#前端  #icg  #asic  #低功耗 
我们真正理解ICG吗?
精进攻城狮
AI赋能5G,利用神经网络进行信道估计
#FPGA  #5G  #AI  #CNN  #信道估计 
从目前的创新态势上看,AI技术将逐步融入无线通信系统设计中。本文通过利用MATLAB自带的5G工具箱和升读学习工具箱,通过一个示例,体验通过神经网络训练,实现对插值后的信道进行估计,实验表明,神经网络可以获得更小的MSE信道估计,获得更佳的估计结果,有利于指导B5G时代和6G的基带处理单元设计。
FPGA算法工程师
UWB,可以应用到生活中的方方面面
#嵌入式  #UWB 
你是否曾经梦想过在你靠近时让你的前门自动解锁?或者希望你的房子能够预测你的需求并在你坐在沙发上时设置灯光和电视?或者,当医生在医院轮班时,你可能希望准确定位关键的健康监测设备,UWB 独特的精细范围功能正在使这些以前不可能的应用成为现实!
ZYNQ
怎么学习FPGA?这几本电子书帮你事半功倍
#FPGA  #verilog 
好的书不在于多少,而在于能够取其精华去其糟粕,编者给大家推荐几本FPGA系列学习电子书籍,包括了CPLD/Verilog编程语言基础与设计,数字IC、基本逻辑、组合逻辑等基础电路,Vivado平台开发与调试、集成开发环境使用及相关技巧,FPGA数字信号处理、数字图像处理及各种FPGA实战项目设计案例等等。
ZYNQ
国产化复旦微电子 FMQL45T900 FPGA开发板( 替代Xilinx ZYNQ ARM+FPGA 7045开发板)
#FPGA  #复旦微 
国产化复旦微电子 FMQL45T900 FPGA开发板( 替代Xilinx ZYNQ ARM+FPGA 7045开发板)
FPGA技术联盟
时钟门控clock gating
#前端  #低功耗设计  #时钟门控 
时钟是同步数字系统中的周期性同步信号,约占整个系统总功耗的40%。 芯片的中的功耗主要分为两部分:静态功耗(Static Power)和动态功耗(Dynamic Power)。所谓动态功耗,主要是由于信号的翻转从而导致器件内部的寄生RC充放电引起的
FPGA自习室
Verilog实现可参数化的带优先级的数据选择器
#前端  #数据多路选择器  #参数化设计 
在FPGA设计中,大部分情况下我们都得使用到数据选择器。并且为了设计参数化,可调,通常情况下我们需要一个参数可调的数据选择器,比如M选1,M是可调的参数。
FPGA自习室
SystemVerilog类中方法定义在类外的那些事儿
#验证  #SystemVerilog  #extern  #method 
在SystemVerilog中所有类的方法都可以定义于类内,也可以定义于类外。一般将比较复杂的方法的实现放在类外,这样可以增加代码的可读性,而比较简单的方法在类内实现。本文通过示例说明外部方法使用注意事项
硅芯思见
时序电路为什么综合成了latch
#后端  #综合  #latch 
有群友提问,下面的代码为什么在DC里可以综合成DFF,而在FPGA上却综合成了latch。这篇文章为您慢慢道来。
ExASIC
如何做出更有竞争力的芯片?
#后端 
芯片设计,某种程度上越来越同质化,如何和竞争对手拉开差距?
白话IC
5G中的DPD技术,怎么玩?
#FPGA  #5G  #DPD  #MATLAB 
数字预失真(DPD)是目前无线通信系统中最基本的构建块之一。其用于提高功率放大器的效率。通过减少功率放大器在其非线性区运行时产生的失真,功率放大器的效率可得到大幅提升。本文通过MATLAB的RF仿真工具和Simulink,展示如何在发射机中使用DPD来抵消功率放大器中的非线性影响。
FPGA算法工程师
SOC基础学习(三)高速缓存Cache1
#前端  #SOC  #IC设计  #Cache 
SOC基础学习(三)高速缓存Cache1
Andy的ICer之路
SOC基础学习(四)高速缓存Cache2
#前端  #SOC  #IC设计  #Cache 
SOC基础学习(四)高速缓存Cache2
Andy的ICer之路
halfPipe是如何导致带宽减半的
#FPGA SpinalHDL 
Stream中的halfPipe方法为什么会导致带宽减半?
Spinal FPGA
推荐几个挺不错的功能
#FPGA SpinalHDL 
推荐几个SpinalHDL新版本引入的几个挺不错的API方法使用。
Spinal FPGA
从算法到RTL实现,FPGA工程师该怎么做?
#FPGA  #FPGA  #算法  #IC设计  #信号处理 
针对近日技术交流群里讨论的算法与RTL实现问题,写篇文章,做一次总结。提出从算法链路仿真验证到RTL实现的必要处理步骤,总结在FPGA算法实现中应遵循的设计流程,提高复杂系统设计的实现能力。
FPGA算法工程师
FPGA数字信号处理:通信类I/Q信号及产生
#FPGA  #数字信号处理  #通信类I/Q信号  #DDIO IP核 
FPGA中利用IP核实现I/Q信号的产生,Quartus中提供了一个IP核为DDIO IP,可供采集高速ADC传入的数据后分成I/Q两路信号。并且通常比数据处理时采用数据截位生成I/Q两路数据方便高效……
FPGA技术江湖
FPGA时钟篇(三) MRCC和SRCC的区别
#FPGA  #xilinx  #时钟 
7系列的MRCC和SRCC的有何不同?
傅里叶的猫
高斯滤波器的原理及其实现过程(附模板代码)
#FPGA 
本文主要介绍了高斯滤波器的原理及其实现过程
ZYNQ
【科普】什么是TPU?
#FPGA  #TPU 
简单解释:专门用于机器学习的高性能芯片,围绕128x128 16 位乘法累加脉动阵列矩阵单元(“MXU”)设计的加速器。如果这句话能为你解释清楚,那就太好了!如果没有,那么请继续阅读......
OpenFPGA
【逻辑电路】for循环的等价展开电路
#FPGA  #for 
从功能的角度来看,上述这几种方式去替代我们的for写法均可,但是有时候,使用for循环最为方便,例如我们的输入特别多,我们使用if,那样会让我们的代码行数非常多,显得臃肿不堪,可效率低下,这时候for循环就可大显身手。
FPGA LAB
优秀的 Verilog/FPGA开源项目介绍(二十)- 张量处理单元(TPU)
#FPGA  #开源项目  #TPU 
张量处理单元( Tensor Processing Unit, TPU ) 是谷歌专门为神经网络机器学习开发的人工智能加速器 专用集成电路(ASIC) ,特别是使用谷歌自己的TensorFlow软件。谷歌于 2015 年开始在内部使用 TPU,并于 2018 年将它们作为其云基础设施的一部分并通过提供较小版本的芯片出售给第三方使用。
OpenFPGA
Quartus 软件使用-效率提升小技巧
#FPGA  #FPGA  #Quartus 
有用的Quartus效率提升小技巧
FPGA自习室
跟着IC媛,从零基础开始征服SV
#验证  #自学sv 
IC媛从零开始学SV的一系列记录
IC媛
【手撕代码】平头哥面试,找出一组数中第一个1的位置或统计1的个数
#求职就业  #手撕代码 
平头哥面试中遇到的一道手撕代码题,提供一点思路,欢迎大家提供更优写法
IC媛
arm系列 -- 电源和时钟管理
#前端  #ARM  #Power 
探究ARM的电源和时钟管理
老秦谈芯
【手把手系列】:芯片设计中的Makefile简明教程
#自动化  #Makefile 
这篇文章介绍了makefile的基础语法和在IC中的应用。
ExASIC
手把手教你修复Calibre DRC Violation
#后端  #Calibre  #DRC 
手把手教你修复Calibre DRC Violation(训练营学员案例)
吾爱IC社区
为什么他们不到两年就想跳槽了?
#求职就业 行业观察 职场经验 
最近连续看到类似的简历,名校毕业,先进工艺,大厂经验,工作两年不到。我就很纳闷,为啥这么多优秀的年轻人,工作不到两年就想跳槽?
白话IC
【世界读书日】读一篇关于OTFS调制的技术论文
#FPGA  #OTFS  #5G  #FPGA  #算法 
OTFS是一种基于时延-多普勒域(Delay-Doppler)的二维调制技术,通过这种利用时间和频率的完全分集的设计,结合均衡的OTFS将由调制信号(如OFDM)经历的衰落的、时变的无线信道转换为一个具有对所有符号基本恒定的复杂信道增益的时间无关信道。OTFS对于未来的高速移动场景,将具有较大优势。
FPGA算法工程师
从APU到ZPU,你认识几个处理器?
#前端  #处理器  #CPU  #GPU  #TPU  #NPU  #DPU 
带你快速了解从A到Z的各种PU,方便下次技术交(chui)流(niu)的时候,能插上几句话!
ICer消食片
从Verilog PLI到SystemVerilog DPI的演变
#软件  #Verilog  #SystemVerilog  #PLI  #DPI  #API 
聊一聊从Verilog PLI发展到SystemVerilog DPI都经历过哪些变化
ICer消食片
SystemVerilog中program提前结束仿真
#验证  #SystemVerilog  #program 
在SystemVerilog中,增加了program...endprogram用于将测试代码集成在其中,从而区分RTL设计代码和测试平台代码在time-slot中执行的区域,其与module...endmodule用法类似,但是还是有些差异,如果使用不当可能会出现一些不期望的问题,本文将主要针对program提前结束仿真的行为与module进行对比说明。
硅芯思见
dc约束中的multi scenarios(多场景)
#前端  #综合 
我们在做MCU芯片的时候,经常遇到PAD复用。有一种情况比较特殊:一个PAD在一个场景下用作时钟输入,另一个场景下用作数据的输入。这样的话,我们需要为这个PAD创建两组约束。
ExASIC
厌倦了sv/uvm?来看看用python写验证环境
#验证  #cocotb 
本文介绍了cocotb的安装、python tb文件的写法、用xrun仿真cocotb的脚本等,我们来看看体验如何。
ExASIC
【职场说】10问采访工作15年的资深ICer(必看)(一)
#求职就业  #职场 
采访一位工作了接近15年的资深ICer!值得一读!
IC媛
芯片行业不再火热,你做好准备了吗?
#求职就业 
最近,讨论芯片行业的文章多了起来。看来,很多人已经觉察到了风向的变化。
白话IC
【职场说】10问采访工作15年的资深ICer(必看)(二)
#求职就业  #职场 
采访一位工作了接近15年的资深ICer!非常推荐!
IC媛
【手撕代码】超硬核,华为手撕代码题汇总(强烈推荐)!
#前端  #手撕代码 
去年秋招华为面试过程遇到的手撕代码汇总!
IC媛
从Spice到Lib,然后从Lib到Lib
#后端  #PnR  #liberty 
liberty是从模拟世界到数字世界的其中一把钥匙,本文简单介绍K库工具及其使用。
RTL2GDS
复位、异步复位、同步复位
#前端  #复位Resetn 
复位逻辑为电路提供了良好的初始化状态, 所以复位是电路中最重要的模块之一。
IC解惑君
ICC/ICC2 or INN 一点不成熟的浅见
#后端  #ICC  #ICC2  #INNOVUS 
对于ICC/ICC2 和INNOVUS一些浅显的理解
艾思后端实现
中端设计在IC开发中的价值和思考
#后端  #Synthesis  #middle-end 
IC设计中 中端设计的重要性 日渐明显
艾思后端实现
优秀的 Verilog/FPGA开源项目介绍(二十二)- 深度神经网络 (DNN)
#FPGA  #DNN  #开源项目 
今天介绍了3个DNN的项目,主要是DNN复杂度较TPU或者CNN高了几个台阶,所以用它来直接对FPGA进行移植难度很大,还是只建议对第一个IBM项目进行研究,其他在ZYNQ上进行数字识别适合实现,其他都不怎么推荐。
OpenFPGA
ISP算法及架构分析介绍
#FPGA  #isp  #架构 
市面上很少有直接介绍ISP的书籍或者资料,今天我们主要是聊一聊ISP算法的架构,这样大家就能明白为什么很少有专用的书籍对这方面进行介绍了。
OpenFPGA
资料汇总|FPGA软件安装包、书籍、源码、技术文档…(2022.05.15更新)
#FPGA  #开发软件安装包  #学习资料  #工程源码分享  #经验分享 
这是一篇汇总篇,汇总的内容就是,“FPGA技术江湖”公众号从2020年年初开始更新至今(2022.05.15),所有自动回复能获取的软件安装包、书籍、技术文档等。很多大侠反应很多链接失效了,由于网盘永久链接容易系统和谐,本次更新了以前很多失效的下载链接。
FPGA技术江湖
UART控制AD9361寄存器Project
#FPGA  #AD9361 
这是一篇简单介绍调试AD9361的Demo,通过串口调试一些寄存器以及初始化脚本,也可以在公众号中获取具体的Demo代码,可以减少AD9361的调试时间。
FPGA打工人
芯片设计里的Multi-Bit FF探究
#后端  #Multi-bit 
使用MBIT 完成芯片设计,助力PPA再上一层高度
艾思后端实现
【从零开始数字IC设计】001 反相器的verilog设计
#前端  #数字IC  #verilog 
本文从数字集成电路设计角度阐述了反相器的原理、数字逻辑表示方法、verilog语言的描述、再到把verilog代码转换回电路的方法和过程。后面会继续用这种思维带领大家学习和设计数字集成电路中的常用电路。
ExASIC
cadence genus版的综合脚本
#前端  #综合 
今天我们再来写个cadence genus版本的综合脚本。为了简单说明,只做了worst corner,可以满足大部分老工艺的综合。
ExASIC
基础:如何用MATLAB生成AWGN噪声?(附源代码)
#FPGA  #信号处理  #AWGN 
AWGN是常用的噪声模型,我们在信号处理中,经常使用。通常我们使用MATLA自带的AWGN函数进行加噪,如果不用其官方函数,我们应该怎么写一个AWGN的函数呢?本文给出一个设计示例。
FPGA算法工程师
OTFS:OFDM技术的持续演进之路
#FPGA  #5G  #OFDM  #OTFS 
OTFS波形是基于移动无线信道可以在延迟-多普勒域中有效建模的思想,在典型的高移动性环境领域进行信息编码,以对抗多径传播信道中的多普勒频移。
FPGA算法工程师
SystemVerilog中unpacked数组的assignment pattern
#验证  #SystemVerilog  #Assignment 
本文示例SystemVerilog中unpacked数组的赋值方式
硅芯思见
FPGA学习altera 系列 固化fpga配置芯片
#FPGA  #芯片配置  #固化  #学习教程 
FPGA可以反复的重新配置,这就意味着设计者可以不断的反复的下载设计的逻辑做验证。如果出现错误或者需要升级,只需要修改设计,重新下载设计逻辑电路即可。FPGA虽然有重新配置的优势,带来的不利就是它每次在系统掉电之后,之前载入的程序将会丢失,系统上电后需要重新配置。设计者为了弥补这项缺陷,在FPGA芯片的旁边都会设置一个flash(掉电不丢失)。配置FPGA芯片的方式有很多,无外乎是在线配置和外部存储器配置。系统上电后,会主动获取外部存储器内的配置数据。在线配置的优先级最高,所以读者不必担心固化外部存储器后不能在线配置其他的。
FPGA技术江湖
GNU sed实例教程
#自动化  #sed 
sed,十个IC设计中的应用
ExASIC
【从零开始数字IC设计】002 认识常用的门级电路(NAND2)
#前端  #数字IC设计 
标准单元库是数字集成电路的积木,是复杂电路和系统的基础。今天我们来认识一下其中的几个常用门级电路。先来看看二输入与非门(NAND2)
ExASIC
入行数字IC验证后会做些什么?
#验证  #IC验证  #flow  #EDA  #FPGA  #Emulator 
本文介绍验证在第一年内所要学习的内容
ICer消食片
SystemVerilog(十三)-枚举数据类型
#FPGA  #枚举数据  #systemverilog 
枚举数据类型提供了一种声明变量的方法,该变量可以包含有效值的特定列表。每个值都与一个标签(确定的用户自定义名宇)相关联。枚举变量用enum关键字声明,后面是用大括号({})括起来的逗号分隔的标签列表。
OpenFPGA
从开源项目探讨“FPGA挖矿”的本质
#FPGA  #开源  #挖矿 
通过上面一些Bitcoin的WK算法,我们能看出WK的本质其实就是并行实现挖取不同币种所需要的算法,比如SHA256或者Scrypt等。
OpenFPGA
IEEE国际通信会议报告:OTFS调制技术(95页PPT)
#FPGA  #OTFS  #OFDM 
为了更好地了解什么是OTFS调制,以及OTFS在无线通信中的信道估计和均衡设计、导频信号设计,以及用于多用户MIMO场景等等关键技术比较关心的问题,向感兴趣的朋友们做一次资料共享。
FPGA算法工程师
AXI4/AXI5-Stream协议介绍
#FPGA  #FPGA  #AXI 
主要介绍AXIS协议,新增介绍AXIS5协议
AriesOpenFPGA
AXI-Stream开源代码测试
#FPGA  #AXI-Stream  #开源 
主要测试之前推荐的开源代码
AriesOpenFPGA
用python实现分模块按cell类型统计cell个数并降序排列
#自动化  #python  #后端 
有同学想看看综合网表里某模块里and、or、inv等cell的个数,谁最多谁最少。虽然用dc的各种命令组合也可以实现,但今天我们用python来实现。
ExASIC
用python实现网表分模块统计面积
#自动化  #python  #后端 
虽然dc也有report_area -hier命令来报告各级模块的面积,本python方案看似有点造轮子,但还是有一定的便利性。一、不受网表类型的限制,综合网表、DFT网表、APR都可以。二、可以过滤面积小于指定值的小模块,比如工具自动插入的ICG模块。三、还可以根据面积占比做排序,方便分析面积的瓶颈。
ExASIC
SystemVerilog中的生命周期lifetime
#验证  #SystemVerilog  #lifetime 
本文通过示例带着读者一并了解SystemVerilog中的生命周期到底是怎么回事,并且给出了对应的使用总结
硅芯思见
时序电路之DFF再理解
#前端  #触发器  #数字前端 
最近在做设计的时候,发现之前对DFF的理解有些模糊,直到有次在实践中遇到了一些问题,含糊其词的也不能解决问题,于是乎就把DFF理解透彻透彻,毕竟这可是时序电路的基本概念。
知芯情报局
你真的了解数字验证吗?
#验证  #数字 
芯片验证就是采用相应的验证语言,验证工具,验证方法,在芯片生产之前验证芯片设计是否符合芯片定义的需求规格,是否已经完全释放了风险,发现并更正了所有的缺陷,站在全流程的角度,它是一种防范于未然的措施。
知芯情报局
IR Drop 对芯片性能及功能的影响
#后端 
纳米级尺寸工艺IR Drop 对芯片性能及功能的影响不容忽视。
小蔡读书
优秀的 Verilog/FPGA开源项目介绍(二十九)- 开源网站
#FPGA  #开源网站 
网站上会经常有一些开源项目,涉及各种各样的项目:SDR、图像处理、古老CPU复现。。。
OpenFPGA
视频拼接技术的发展
#FPGA  #视频拼接  #历史 
视频拼接技术,即对有重叠区域的多路源视频数据利用拼接算法进行拼接,消除重叠区域,形成宽角度、大视场视频图像的技术。
OpenFPGA
硅芯思见:SystemVerilog类中的静态方法和属性
#验证  #SystemVerilog  #Static Method 
在SystemVerilog中关于方法有两种“static”,一种是具有静态生命周期的方法(参见《SystemVerilog中的生命周期lifetime》),另一种则是静态的方法,两种“static”方法在声明时“static”关键字所处的位置是不同的,本文将主要针对静态方法进行说明。在SystemVerilog中,类中方法的生命周期是动态的(automatic lifetime),不能将类中的方法声明为具有静态的生命周期,但是可以将类中的方法声明为静态方法(static method),那么这种静态方法有哪些特点和使用注意事项呢?本文我们将通过示例进行说明。
硅芯思见
CCIX(一)
#前端  #CCIX 
学习CCIX协议
老秦谈芯
CCIX(二)
#前端  #CCIX 
学习CCIX协议
老秦谈芯
CCIX(三)
#前端  #CCIX 
学习CCIX协议
老秦谈芯
CCIX(四)
#前端  #CCIX 
学习CCIX协议
老秦谈芯
CCIX(五)
#前端  #CCIX 
学习CCIX协议
老秦谈芯
CCIX(六)
#前端  #CCIX 
学习CCIX协议
老秦谈芯
CCIX(七)
#前端  #CCIX 
学习CCIX协议
老秦谈芯
源码系列:基于FPGA的红外线遥控系统设计(附源工程)
#FPGA  #Verilog HDL  #红外线遥控系统  #系统设计  #源码分享 
红外线遥控是目前使用最广泛的一种通信和遥控手段。由于红外线遥控装置具有体积小、功耗低、功能强、成本低等特点,因而,继彩电、录像机之后,在录音机、音响设备、空调机以及玩具等其它小型电器装置上也纷纷采用红外线遥控。现在工业设备中,也已经广泛在使用。红外遥控系统主要由红外的发送装置和接收装置组成,发送装置可由按键,编码模块,发射电路等组成,接收装置由红外接收电路,遥控,解码模块等组成,此次设计我们用到的硬件平台式是Altera的DE1_SOC,晶振为50MHZ。
FPGA技术江湖
FPGA工程师如何进行复杂系统设计?
#FPGA  #FPGA  #ASIC 
制定详细的设计方案和系统架构,掌握FPGA信号处理与接口设计方法,做好工程管理和维护,掌握仪器设备的使用和问题排故。
FPGA算法工程师
5G NR中的HARQ机制基本原理
#FPGA  #5G  #HARQ 
本文主要简述一下在无线通信系统中常用的HARQ机制。
FPGA算法工程师
SystemVerilog-运算符/表达式规则
#FPGA  #systemverilog 
SystemVerilog-运算符/表达式规则
OpenFPGA
FPGA STA(静态时序分析)
#FPGA  #静态时序分析  #时延要求  #验证 
静态时序分析简称STA,它是一种穷尽的分析方法。它依照同步电路设计的要求。依据电路网表的拓扑结构,计算并检查电路中每个DFF(触发器)的建立和保持时间以及其它基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之中的一个,不需要设计者编写测试向量,由软件自己主动完毕分析,验证时间大大缩短,测试覆盖率可达100%。
FPGA技术江湖
【Innovus】记录后端的一些小心得
#后端  #innovus 
分享innovus的使用经验,一些细节不注意可能会出大问题
ExASIC
数字后端工程师找工作时需要考虑哪些?
#求职就业 
本文主要讲述数字后端找工作时该注意哪些问题,纯属自己的想法。
小蔡读书
FPGA布线拥塞主要原因及解决办法
#FPGA  #FPGA  #芯片 
介绍了FPGA设计中,利用Vivado进行布线拥塞原因分析和对应的解决办法。
FPGA算法工程师
RTL与HLS强强联合打造FPGA新开发之路
#FPGA  #hls  #xilinx 
高层次综合(High-level Synthesis)简称HLS,指的是将高层次语言描述的逻辑结构,自动转换成低抽象级语言描述的电路模型的过程。
OpenFPGA
SystemVerilog | UVM | Sequence的仲裁和锁定,还有要避开UVM的bug
#验证  #UVM  #SystemVerilog  #Sequence 
比较多的干货,也偏保姆级,介绍Sequence之间发生竞争的时候,我们需要或者说可以做些什么,包括如何配置sequence的仲裁算法和优先级、如何让sequence占用sequencer(这个地方UVM 1.2有个bug),以及如何中断sequence的执行。
芯片学堂
优秀的 Verilog/FPGA开源项目介绍(三十三)- 基于ARM核的复杂项目
#FPGA  #arm  #xilinx 
得益于Risc-V的兴起,ARM公司在前几年把m3和m0的内核通过Design_Star的活动给开源了,开发者只需要在ARM网站上注册就可以下载源码或者是IP核来直接调用,目前来看比较完善的有Xilinx和Gowin这两家体验挺好。其中Vivado中开发目前比较广泛及方便。 今天介绍几个基于ARM M0/M3的开源项目。
OpenFPGA
为什么说 CPU 是人造物的巅峰?
#前端  #验证  #IC验证  #就业  #求职  #芯片  #秋招  #薪资  #前端设计 
如果把CPU和城市作类比,其中的控制及协调模块可以类比为政府及协调部门、电源模块相当于供电部门、内部的走线相当于街道,而其中一个有一个的小模块可以看做是小区、工业区、大学城等。但和城市不同的是,这些复杂的功能模块都要集成在指甲大小的芯片中.
OpenIC
我们击败了著名设计服务公司。一片悲观中,机会在这里。
#后端 
可能未来口碑比较好,技术水平过硬的工程师,真有可能不再依赖于所在公司的名气,而是靠个人的名气来吸引客户。
白话IC
逻辑综合的流程和命令
#后端  #综合 
综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。逻辑综合通常用来做工艺较老的项目,或者较新工艺的面积和时序的评估。因此,前端设计工程师掌握逻辑综合的流程和相关EDA工具是必须的技能,可用来评估和提升设计代码的质量。
ExASIC
【innovus】fab回复说“我们不提供ict/captable”
#后端  #innovus 
本文介绍了tluplus转captable的方法和注意事项。
ExASIC
什么是X态传播?
#验证  #设计  #X态  #VCS  #Xprop 
X态的存在使得仿真结果要么太过于乐观,要么太过于悲观。
ICer消食片
平头哥RISC- V开源处理器C910仿真
#前端 
简单仿真平头哥开源RISC-V处理器C910,使用VCS+Verdi,完成相关仿真
亦安的数字小站
SystemC Verification Randomization
#验证  #SystemC  #随机约束 
SystemC Verification作为SystemC 的验证库,引入约束随机描述,可以实现基于C++/SC的Constraint Rand Verification.
验证芯发现
源码系列:基于FPGA的中值滤波器设计(附源码)
#FPGA  #图像处理  #中值滤波  #滤波算法  #源码分享 
在图像采集、转换和传输的过程中,由于成像系统、传输介质和工作环境等固有的缺陷,不可避免地产生各种类型的噪声,导致获取的图像往往与实际图像有差异。图像质量的下降使得图像后续处理(如边缘检测、图像分割、特征提取、模式识别等)产生困难,因此对噪声图像进行滤波是必要预处理过程,这可以使处理后的图像更适合观察或提取有用信息。但滤波算法在去除噪声的同时难免对图像造成一定程度的模糊,造成细节信息的丢失。中值滤波是对图像的低通滤波,可有效滤除高频噪声,增强图像清晰度。
FPGA技术江湖
对PAM-3编码的一些理解
#模拟  #编码  #高速接口  #串行通信  #USB 
据说USB4的下一代80Gbps版本采用PAM-3编码。
icsoc
聊一聊今年的芯片就业市场
#求职就业  #就业行情 
大环境之下,各大企业对用人要求提高,从去年的抢人阶段,过度到了选人阶段
移知芯博士
就业寒冬,秋招失利,春招还有机会吗
#FPGA  #就业 
做足准备,提前备战春招!
移知
sv_string | 简单、易用、开源的System-Verilog字符串操作函数库
#验证  #芯片验证  #systemverilog  #string 
相比于Python和C++ string丰富的操作方法, systemverilog中string操作方法略显单薄, 仅支持大小写转换和遍历等少量方法。作者借鉴部分python string的操作函数风格, 以及结合常用的一些字符串操作, 开发一个sv_string的开源库, 使用systemverilog编写, 无需DPI和C代码编译, 开箱即用。源码已开源在github, 已经过questasim仿真测试。
验证芯发现
你知道get_coverage和get_inst_coverage得到的都是什么覆盖率吗
#验证  #SystemVerilog  #get_coverage  #get_inst_coverage 
在SystemVerilog中提供了大量的用于获得coverage的方法,方便了用户进行功能覆盖率的收集,比较常见的主要有:$get_coverage、get_coverage和get_inst_coverage,那么这几种get coverage得到的到底是什么coverage彼此之间有什么差异呢?本文将通过示例说明。
硅芯思见
修timing violation的二十一种方法
#后端  #STA  #sign-off 
修timing的方法一网打尽。
志芯
乒乓操作实例讲解-FIFO
#FPGA  #FIFO  #乒乓操作 
无论何时,在复杂的 FPGA 设计过程中,都不可避免地需要在模块之间发送数据,实现这一点的常用的是 FIFO。
OpenFPGA
华为夏晶大神: 总结我的思路,如何在验证中发现和定位Bug
#验证 
发现Bug,发现所有的Bug,或者证明没有Bug,是验证存在的唯一目的。无论任何验证语言、任何验证环境、任何验证方法学、任何Feature List,都是为了达成这一目的而使用的方法,或者所手段。偏离了这一目的任何工作和努力,都是屎、大便、Shit。
芯片设计验证
值得一看 | 细说验证中的Memory Allocation Manager
#验证  #UVM_MEM_MAM  #YAMM  #内存管理  #DMA  #SOC 
介绍芯片验证中的“内存管理”概念,可以用作数据搬运类验证的地址管理和分配,解决随机重复地址的问题,分享两个常用的库:UVM_MEM_MAM和YAMM。
验证芯发现
源码系列:基于FPGA的数模转换(DA)设计
#FPGA  #数模转换器  #DA  #串行数/模转换芯片TLC5620 
数模转换器(Digital to Analog Converter)即DAC,是数字世界和模拟世界之间的桥梁。从航空航天、国防军事到民用通信、多媒体、数字信号处理等都涉及到DAC应用。DAC基本上由4个部分组成,即权电阻网络、运算放大器、基准电源和模拟开关。它是一种将二进制数字量形式的离散信号转换成以参考电压为基准的模拟量的转换器。本设计驱动TLC5620将输入的数字量转换为实际的模拟量(电压)……
FPGA技术江湖
从零学习 InfiniBand-network架构(二) —— 属性与管理器
#前端  #IB协议  #网络 
将介绍InfiniBand-network架构中有关设备属性、管理器、管理代理MA和管理数据报MADS的概念。
IC墨鱼仔
从零学习 InfiniBand-network架构(三) —— IB核心传输引擎Queue Pair
#前端  #IB协议  #网络 
介绍IBA技术中最核心的信息传输引擎,队列的概念(QP,Queue Pair)、请求报文、响应报文、报文序列号(PSN),简单介绍QP服务类型和verb layer API,最后将描述一个详细的信息传输示例。
IC墨鱼仔
从零学习 InfiniBand-network架构(四) —— IB六层网络模型
#前端  #IB协议  #网络 
介绍IBA的六层网络模型,其模型与经典网络模型OSI七层模型类似,并简单介绍了每层的责任与功能,并解释了IBA设备实现层次的原因,IBA六层网络模型中更详细的物理层和QoS内容将在后续两章介绍。
IC墨鱼仔
EDA虚拟机分享(Synopsys2020)
#软件  #EDA  #虚拟机 
分享一个EDA虚拟机,安装2020版本软件,仅供学习使用
亦安的数字小站
Vivado2022.2安装包分享
#FPGA 
新版本最大的特色是安装磁盘占用空间减少很多,如果安装7系列,U系列,U+系列FPGA,相比2022.1磁盘占用空间减少一半。
亦安的数字小站
使用Pulseview软件辅助verilog数字设计仿真协议解码
#FPGA  #辅助软件  #verilog 
经常使用RTL例如verilog进行数字逻辑设计的朋友,仿真一定是一个绕不开的话题。在一些标准的数字接口和协议上,使用仿真软件例如modelsim或者vcs进行仿真后,得到的都是波形文件,使用相应的波形查看器查看数字信号的变化以确认协议逻辑设计的正确性,这点一般需要凭借个人丰富的经验和对协议的充分理解才能保证。可谓是“人脑解码器”,效率低下且很容易出错。
OpenFPGA
基于FPGA的低成本、低延时成像系统
#FPGA  #成像系统 
目前商用领域的成像系统还是以嵌入式ASIC为主(成品时间快,性价比高),对于一些军工、医学等特殊领域还是以FPGA为主,在特殊领域里延迟是最先考虑的问题(成本不是主要问题),所以今天介绍一下使用FPGA实现低延迟的成像系统,这里说明一下,整个系统调试比较麻烦(和sensor有关),很大可能调试不出图像,所以大家只需要知道有这个架构即可,有需求可以自己调试。
OpenFPGA
CXL学习(三)
#前端  #CXL 
一起学CXL协议
老秦谈芯
CXL学习(四)
#前端  #CXL 
一起学CXL协议
老秦谈芯
CXL学习(五)
#前端  #CXL 
一起学CXL协议
老秦谈芯
OCV的来龙去脉
#后端  #OCV 
OCV就是制造工艺各环节引起的偏差。
志芯
Vivado non-project模式示例
#FPGA  #Vivado  #non-project 
vivado有project模式和non-project模式,project模式就是我们常用的方式,在vivado里面新建工程,通过GUI界面去操作;non-project模式就是纯粹通过tcl来指定vivado的流程、参数。
傅里叶的猫
IC派蒙经验分享
#求职就业  #面经  #经验分享 
派蒙背景介绍:本科双一流,硕士成电,非数字科班偏射频
数字IC打工人
使用PlantUml绘制逻辑时序图/波形图
#验证  #时序图  #波形图  #plantuml 
Plantuml不仅可以绘制类图,还可以绘制数字电路中的逻辑时序图/波形图,时序描述格式的易用性好,可读性强。Plantuml开源可用,AgileWave已支持PlantUml在线画图,Git源码参见:https://github.com/cc-hook/agileWave
验证芯发现
23届IC秋招经验分享-黄白橙
#求职就业  #面经  #经验分享 
黄白橙背景简介:本科理工类985,硕士保送本校本专业,数字IC科班
数字IC打工人
留学生LostStar的IC秋招分享
#求职就业  #面经  #经验分享 
背景介绍:科班,本科985,硕士留学 3年ECE美硕
数字IC打工人
硅芯思见:covergroup中的weight如何有效影响覆盖率
#验证  #coverage  #weight 
在衡量统计覆盖率时,经常需要根据对covergroup或者coverpoint的关注程度对其设置对应的权重(weight),从而可以影响到总体的覆盖率。而在SystemVerilog中,weight一般情况下可以通过两种方式进行设置,分别是type_option.weight和option.weight,那么这两种方式在设置时有什么差别呢?本文将通过具体示例说明这两种设置weight的方式如何影响到覆盖率的分布情况。
硅芯思见
了解一下数字IC实现途径
#前端  #数字IC 
IC设计实现方式有很多种,模拟IC的实现方式主要包括:全定制与宏单元/IP。SoC的实现方式主要是依靠CPU/DSP/MCU/ASSP作为主控单元(用于系统处理控制)并搭配其它IP构成片上系统芯片。而数字IC实现主要方式有以下几种,本文将进行简述。
FPGA and ICer
源码系列:基于FPGA的数字电压表(AD)设计
#FPGA  #数字电压表  #AD  #系统设计  #源码分享 
模数转换器,又称A/D转换器,简称ADC,通常是指一个将模拟信号转换为抗干扰性更强的数字信号的电子器件。一般的ADC是将一个输入电压信号转换为一个输出的数字信号。由于数字信号本身不具有实际意义,仅仅表示一个相对大小,故任何一个ADC都需要一个参考模拟量作为转换标准。比较常见的参考标准为最大的可转换信号大小,而输出的数字量则表示输入信号相对于参考信号的大小。本设计则通过对模数转换芯片(TLC549)的采样控制,实现一个简易的数字电压表。
FPGA技术江湖
为什么要做low power check
#后端  #UPF  #low power check 
一是检查low power constrain,二是检查low power可能引入的逻辑错误。
志芯
浅谈MOS管中的寄生电容
#后端  #寄生电容 
进入深亚微米工艺,寄生电容成为影响器件性能的重要因素。
志芯
什么是AOCV、POCV和LVF
#后端  #STA  #OCV 
不同的OCV是基于不同的数学模型对cell delay的统计学迫近。
志芯
锁向环到底是什么?是怎么进行倍频的?
#模拟  #射频  #PLL  #锁相环 
模拟/射频IC设计必须要掌握的技能!
IC芯博士
Windows上快速部署Vitis HLS OpenCV仿真库
#FPGA  #vitis  #opencv 
Windows上快速部署Vitis HLS OpenCV仿真库
OpenFPGA
双MIPI摄像头图像系统设计
#FPGA  #mipi 
双MIPI摄像头图像系统设计
OpenFPGA
捏了一把冷汗!原来Aon buffer要这么处理(附社区福利活动)
#后端  #AON Buffer  #Secondary PG 
Aon buffer的摆放及其secondary pg pin连接的那些signoff检查
吾爱IC社区
FPGA知识汇集-FPGA的低功耗设计方法总结
#FPGA  #FPGA  #低功耗设计 
整个FPGA设计的总功耗由三部分功耗组成:1. 芯片静态功耗;2. 设计静态功耗;3. 设计动态功耗。 1、芯片静态功耗:FPGA在上电后还未配置时,主要由晶体管的泄漏电流所消耗的功耗 2、设计静态功耗:当FPGA配置完成后,当设计还未启动时,需要维持I/O的静态电流,时钟管理和其它部分电路的静态功耗 3、设计动态功耗:FPGA内设计正常启动后,设计的功耗;这部分功耗的多少主要取决于芯片所用电平,以及FPGA内部逻辑和布线资源的占用。 所以,前两部分的功耗取决于FPGA芯片及硬件设计本身,很难有较大的改善。可以优化是第3部分功耗:设计动态功耗,而且这部分功耗占总功耗的90%左右,因此所以降低设计动态功耗是降低整个系统功耗的关键因素
FPGA技术联盟
谈谈学姐我当年是如何入门模拟IC的
#模拟  #模拟IC  #入门经验 
此篇文章以自己的切身经历,讲述作者的模拟芯片工程师的入门经验,包括每个阶段具体学习什么,并附有学习资料链接下载!
日芯说
从零学习 InfiniBand-network架构(五) —— 物理层究竟干些什么
#前端  #IB协议  #网络 
本章将详细的介绍IB网络模型中的物理层的功能和组成
IC摸鱼仔