由TCL旗下摩星半导体的倒闭为引子，今天想继续这个话题，探讨一下这家公司为什么会失败的深层原因。行业周期要转入上行周期，必须做到产能去化，让生猪、仔猪和淘汰母猪的价格加速下跌，技术不太行的芯片公司也要倒闭更多，才能有利于全行业产能清出，如果在明年二季度完成产能出清，那么无论是猪企还是芯片企业都能完成触底，具备优秀现金流和成本管控能力的企业才能脱颖而出。摩星们的倒闭，是半导体行业周期触底的必由之路，只能如此优胜劣汰，才能让行业重新进入上行通道。每一次周期，既是危机，也是机遇。

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谢谢信任内推王！本人提供一站式免费外企内推服务，可内推外企包括：英伟达，苹果，高通，ARM，微软，AMD，ASML阿斯麦，NXP，Synopsys 新思科技，Cadence，ZOOM。

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AI和AR驱动内存更新；利用AI Co-Pilots优化电子设计；Amkor宣布在美国建立先进封装和测试设施；通过Synopsys.ai全EDA堆栈实现生成式AI的增益；AMD在印度开设全球最大设计中心；RapidChiplet: A Toolchain for Rapid Design Space Exploration of Chiplet Architectures；CV32RT: Enabling Fast Interrupt and Context Switching for RISC-V Microcontrollers；Efficient Algorithms for Monte Carlo Particle Transport on AI Accelerator Hardware；PIMFlow: Compiler and Runtime Support for CNN Models on Processing-in-Memory DRAM；Turning the Table: Using Bitstream Reverse Engineering to Detect FPGA Trojans

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对于前端设计人员，经常会需要一个MUX来对工作模式，数据路径进行明确（explicit）的声明，这个对于中后端工程师下约束也很重要。这里介绍一种巧用的RTL原语，实现MUX的方法。为了在最终网表里边实现确实的MUX，通常有两种方式。1、RTL designer采用了手动实例化(instance)工艺的MUX来实现MUX。但是对于RTL在不同工艺下使用，却造成了一些不便。2、一种使用脚本替换的方法，即在综合elaboration的数据库上进行对标工艺的硬替换（replace），这样也需要一套脚本流程。上述方法可以实现MUX，但是灵活度不是很好，也需要额外的流程和代码量。这里看看DC的解决策略。

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因为开源，RISC-V给了国产CPU芯片开辟了一条新的道路，但也因为开源，这条道路也会走得异常艰辛。开源既不等于免费，也不意味着没有任何限制。对于国产芯片，相比长期被国外垄断的局面，我更乐于看到国内企业群魔乱舞，因为群魔乱舞的另一面，是百花齐放。

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这是一本深度剖析中国半导体集成电路产业发展、有实际指导意义的参考书。通过阅读本书，可以获得对半导体集成电路产业深入理解的知识和经验，更加深刻全面了解半导体集成电路产业，了解中国集成电路产业链上下游及行业应用的现状和趋势，认清产业的机遇和挑战。

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本文梳理在无线通信中，物理层通常会包含哪些内容，以及如何落地实现。

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物理综合就是不单纯考虑时序、面积和功耗，还要考虑APR的形状、pin坐标、可用的金属层等物理信息。

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为什么需要分段去做时钟树呢？因为在某些情况下，按照传统的方法让每一个clock group单独去balance，如果不做额外干预，时钟树天然是做不平的。比如，某个Macro（硬核IP或特定子模块）内部的寄存器，正常情况下工具无法识别到该寄存器，也无法将时钟和外部寄存器的时钟做平。

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本文来自三星，发表于2010年，文献链接：https://ieeexplore.ieee.org/document/5682900。本文介绍了45nm工艺Die上一种温度传感器设计，基于single sub-PNP结构，传感器分辨率高、精度高、面积小。

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芯片行业的从业者经历了2023这样非常不平凡的一年，尽管这个行业是一个相对成熟且渐进式进步的行业，但2024依然有一些变数，以下是笔者认为值得关注的点。今年两个特别突出的市场增长点，AI（AIGC大模型）、汽车电子依然会保持不错的势头。技术层面，高性能计算、工艺制程、RISC-V、通信芯片、封装都是值得关注的方向。

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今天来分享下那些功耗优化方法在数字IC后端实现中的具体应用。我们知道功耗由三部分组成，分别是Dynamic，Short Circuit和Leakage。工艺节点越小越先进，leakage和Dynamic的占比会越高。因此，大家在做具体项目时需要根据自己的process node来重点优化较大比例的那部分功耗。本文详细讨论了几种降低功耗的方法。

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奥唯思携手全国产芯片方案，耗时6个月，打造了一款高性能、低照度、全国产的1080P60的USB3.0工业相机方案。目前方案已经小批量产，成功接入了Windows、Linux，以及RK3588等国产化平台，并已交付alpha客户，开始落地客户需求，助力整体国产化方案。

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国内芯片厂商整体在从消费类往工业用芯片和汽车芯片转型，芯片的质量管理是其中的重头戏。本人非质量出身，尝试从质量管理、质量分析方法、良率诊断工具等角度描述质量管理工程师的角色。

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写今天这篇文章的时候，我内心是焦虑的，甚至有点悲观。中国的芯片界同仁，不可谓不努力：充满艰难险阻的工作，数十年如一日的煎熬，直面国际巨头的竞争。在芯片具体产品层面，别人有性能优势，我们有价格优势。不敢说能打个你来我往，但至少还有还手之力。然而，在计算生态方面，我们则完全没有招架之力。计算生态就像一只无形的手，抹去了我们仅有的一点可能的机会，阻挡着我们前进的步伐，让我们距离世界先进越来越远。更令人焦虑的是未来：一方面，计算生态的作用在不断地加强；另一方面，不同领域不同处理器的计算生态有进一步融合的趋势，逐渐形成新的超级生态。两相叠加，一旦超级生态逐步建立，后进者再无翻身的可能。未来5-10年，大算力芯片，将迎来终局之战。

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做数模混合验证，常打交道语言就是Verilog-A和Verilog-AMS，列举了两者的异同点，可以说Verilog-A是Verilog-AMS的子集。本文及后续文章不再区分Verilog-A和Verilog-AMS，均指Verilog-AMS，下面介绍Verilog-AMS基本的语法。

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SerDes（Serializer/Deserializer）：一种高速串行数据传输技术，通过将多路低速并行信号转换成高速串行信号，并在传输过程中保持数据的完整性和准确性，实现高效的数据传输。在现代汽车中，各种传感器、摄像头、雷达和通信设备等组件产生的数据量巨大，需要高速、可靠的数据传输。SerDes技术通过将数据转换为高速串行信号，并通过传输媒体（如光缆或铜线）进行传输，满足了大规模数据传输的要求。同时，由于SerDes信道内只传输串行数据，而不传输时钟信号，可以有效避免高带宽时钟信号偏移的问题。车载SerDes被广泛应用于汽车摄像头与电子控制单元（ECU）之间的长距离数据传输。它扮演着将摄像头采集到的视频数据传输给ECU进行处理和分析的关键角色。车载应用给SerDes带来了更高的要求。

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找工作，如果你还没有心仪的公司，那么上招聘网站去浏览相关的岗位即可。一旦你已经有心仪的理想公司，那么通过你的人脉关系找到该公司的员工帮你做内推，那么不失为一种明智之举。找内推推荐，本文列举了要避免的思想误区，及相比自己投简历的几点优势。

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BLC，即 Black Level Correction。cmos 在传出黑色图像的时候，由于自身结构的原因，黑色画面传出的像素值并不是 0，为了达到最大的对比度，我们需要通过算法将这个黑色帧的值回归到 0 的值。我们可以将它想象成照片的“基准线”。每张照片都有自己的黑色基准，而BLC 的任务就是确保这个基准是稳定的，这样我们拍摄出来的照片在暗部细节上才会一致。BLC 模块小，但是魔力巨大。

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大家一直有个误解，觉得通用和专用，是对等的两个选择。例如，牧本波动（Makimoto's Wave），是一个与摩尔定律类似的电子行业发展规律，它认为集成电路有规律的在“通用”和“专用”之间变化，循环周期大约为10年。我们的观点则是：相比专用，通用是更高级的能力。集成电路等各种事物发展规律的常态是通用，“通用到专用”只是达到通用状态后的一些新的探索，是临时状态，最终还是要回归到通用。专用是事物表面的、临时的、局部的特征，而通用则是事物本质的、长期的、全面的特征。对大芯片来说，通用是成功的必由之路。CPU是通用芯片，成就了Intel的成功；GPU是通用芯片，成就了NVIDIA的成功。目前，还没有看到做专用芯片非常成功的案例。长期地看，专用是临时的，专用的芯片也是临时的，最终的结果只能是走向消亡。今天这篇文章，我们聊聊通用和通用计算的话题。

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本文介绍了IC后端训练营项目cortexa7core使用的Flexible H-tree Flow。

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前几天的新闻，又有一家大公司旗下的芯片公司解散，这次是TCL控股的全资子公司摩星半导体，这也是继OPPO和魅族解散芯片研发团队之后，又一家知名企业解散自研芯片团队。估计是快到年底了，很多公司不想拖到过年了，下来可能还会有类似的新闻出现。海水退潮的时候，才能看到哪些人是在裸泳。

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可测试性设计（Design for Testability）是一种集成电路设计技术。它是一种将特殊结构在设计阶段植入电路的方法，以便生产完成后进行测试，确保检测过后的电子组件没有功能或制造上的缺陷。电路测试有时并不容易，电路的许多内部节点信号在外部难以控制和观测。通过在半导体工艺中添加可测试性设计结构，如扫描链等，并利用自动测试设备执行测试程序，可以在生产完成后立即进行质量检测。有些特定的设备会在其最终产品的组件上加上测试功能，在消费者的使用环境下执行时一并测试。测试程序除了会指出错误信息外，还会一并将测试的日志保留下来，可供设计人员找出缺陷的来源。更简单的说，测试程序会对所有的被测设备输入测试信号，并期待它们给出预期的正确回应。如果被测设备的回应与预期回应一致，则可得知电路正常，否则 即为测试错误。为了方便使用测试程序检测错误，电路设计阶段不可忽视可测试性设计。在可测试性设计的规则确认完善下，可以利用自动测试图样发生器进行更复杂的测试。

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最近有个芯片创始人聊起来，FAE太难招了，自己不得不充当FAE的角色。在公司创立早期，创始人是CEO，因为经常跑客户，所以也得兼着FAE，可能还是产品经理的角色。

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介绍一种自研的具备RDMA功能的100G FPGA网卡实现方案—RNIC 。本方案以Corundum开源高性能原型平台为基础, 实现了100Gbps的RoCEv2网络协议栈卸载加速；在保留Corundum原生PCIe DMA引擎等组件的基础上，通过精准的拆分设计、逻辑耦合和路径复用，将RoCEv2网络协议栈嵌入以太网网卡设计。方案支持单边RDMA READ和RDMA WRITE操作、双边SEND/RECV操作以及立即数操作，提供Back-to-N的重传机制保障数据传输完整性的同时提供了可达256的Outstanding能力, 并支持基于DCQCN算法的拥塞控制机制为本方案在以太网中的大规模部署提供保障。实测RNIC能够实现低至4us左右的硬件端到端延迟以及高达96Gbps的吞吐量。

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达坦科技通过软硬件深度融合的方式打通云间壁垒，实现数据高效跨云访问。其采用硬件加速提升存储性能，目前采用FPGA实现存储相关场景的性能加速。SpinalHDL是达坦科技在产品中使用的硬件描述语言之一，因此，达坦科技一直热心于推广SpinalHDL在业界的落地应用。达坦科技此次联合SpinalHDL社区及该语言的创建者 Charles Papon 举办了 《2023 SpinalHDL应用前景探索》的线上研讨会，分为两个Track。

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