IC技术圈期刊

EasySim v1.1版支持： - 切换仿真器irun、xrun、vcs，在conf.json里指定。 - 支持打开Verdi，并支持只打开RTL。 - 增加了options可以仿真fpga代码，支持多顶层。 - 增加了dryrun，只打印最终的cmd，但不运行，方便调试脚本本身的错误。 - 支持灵活的timescale，功能仿真用粗精度，后仿用高精度，支持从conf文件里覆盖timescale。

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验证仿真提速系列--SystemVerilog编码层面提速的若干策略

#验证 #SystemVerilog #UVM

随着设计复杂度和规模增加，验证平台复杂度跟着增加。验证平台的仿真速度问题成为验证过程中一个重要问题…

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Zynq-7000系统看门狗定时器SWDT详解

#FPGA #ZYNQ

zynq中每个A9处理器都有自己的私有32位定时器以及32位看门狗定时器（AWDT），2个A9共享一个全局64位定时器（GTC）。系统级上，有一个24位的系统级看门狗定时器（SWDT）和两个16位3重定时器/计数器（TTC）。

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数字IC设计前端必读书籍

#FPGA #数字IC #前端

本文将从简单到复杂的顺序依次列出数字IC设计需要阅读的书籍。

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【开源】XBERT:一种在线修改Xilinx FPGA嵌入式RAM比特流的方法

#FPGA #FPGA #在线编辑

在线编辑Xilinx FPGA内的LUT的工作，本公众号之前已经介绍过团队的一些相关工作，主要有以下的三篇文章：【重磅干货】手把手教你动态编辑Xilinx FPGA内LUT内容，介绍一篇可以动态编辑Xilinx FPGA内LUT内容的深度好文！，1024bit以上大位宽可重构包处理器可编程CRC算法的设计与实现。今天给大家推荐今年FCCM2021上的一篇文章，介绍了一种可以在线Xilinx FPGA内部RAM内容的工作，重点是论文相关的工作还是开源的。开源链接：https://github.com/icgrp/bert/.

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基于FPGA的自适应阈值分割算法实现

#FPGA #FPGA #视频图像 #自适应阈值分割

如何解决光线不均匀带来的影响？一种典型的处理方法就是采用局部自适应阈值分割。

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基于FPGA的多速率信号处理技术

#FPGA #FPGA #无线通信 #FIR滤波器 #CIC滤波器

多速率技术已广泛应用于数字音频处理、语音处理、频谱分析、无线通信、雷达等领域。作为一项常用信号处理技术，FPGA攻城狮有必要了解如何应用该技术，解决实际系统中的多速率信号处理问题。

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AD9361和Zynq及其参考设计说明

#FPGA #SDR #ZYNQ #AD936X

一、AD9361概述 1.1 AD9361芯片结构 1.2 AD9361性能特点 1.3 AD-FMCOMMS2-EBZ性能特点二、Zynq-7000概述 2.1 Zynq的芯片结构 2.2 ZC702简介和结构三、AD9361和ZC702之间的数据通路四、AD9361参考设计说明（PL侧硬件部分） 4.1 IP核的概念 4.2 硬件设计五、AD9361 参考设计说明（PS侧软件部分） 5.1 AD9361 no-OS Software 概述 5.2 AD9361 no-OS Software 顶层目录说明 5.3 main.c文件 5.4 dac_init函数 5.5 adc_capture函数

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【Vivado那些事】vivado生成.bit文件时报错-ERROR: [Drc 23-20]

#FPGA #vivado #错误解决

ERROR: [Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 3 out of 3 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use set_property SEVERITY {Warning} [get_drc_checks NSTD-1]. Problem ports: clk, din, dout.

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MAC层帧上CPU通路设计相关问题分析

#前端 #设计

接口设计中关于包编辑的一些思考

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现代计算机的雏形-微型计算机MCS-4

#FPGA #古老CPU启示录 #4bit计算机

Busicom 141-PF *打印计算器（一套四块芯片组成的微型计算机，称为MCS-4。它包括一个中央处理单元（CPU）芯片-4004，以及一个用于定制应用程序的支持的只读存储器（ROM）芯片，一个用于处理数据的随机存取存储器（RAM）芯片以及一个移位存储-输入/输出（I / O）端口的寄存器芯片。）

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ARM系列 -- AXI（一）

#FPGA #ASIC #ARM

来看看AXI协议吧

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ARM系列 -- AXI（二）

#前端 #ASIC #ARM

来看看AXI协议吧

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ARM系列 -- AXI（三）

#前端 #ASIC #ARM

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