2023年2月25日，2022 RISC-V生态创新创业大赛决赛路演以线上线下相结合的方式举行。本届大赛是在中国科学院计算技术研究所、北京市经济和信息化局、北京市科委中关村管委会、北京市海淀区人民政府的指导下，由北京开源芯片研究院、中国开放指令生态（RISC-V）联盟、中关村创业大街科技服务有限公司共同主办，于2022年9月正式启动。大赛经过参赛报名、资格审查、初赛评审，评选出的9支优胜团队现场进行了决赛路演。中关村科学城管委会有关领导，以及开源芯片领域的行业专家学者、企业代表等100余人出席了线下大赛，政产学研用各界代表在线观看了决赛，累计吸引观众3000余人。

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最近几年，技术领域特别是基础设施相关的技术领域创业很热，不少技术类创业公司如雨后春笋般冒出来。但是很多技术创业公司在成长的过程中，都碰到了各种技术团队管理方面的问题，且每个阶段的主要矛盾各有不同。因此，在公司发展的不同阶段，需要搭建不一样的技术团队，采用不同的技术管理方式，解决不同阶段的问题。也就是说，公司发展需要节奏感，不同阶段要有不同的侧重点。一旦节奏感乱了，就会特别拧巴，导致公司的管理顾此失彼，流失大量技术人才。针对上述技术型创业公司不同发展阶段，以及技术团队管理方式，我来分享一些我个人的观点。

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2023年2月23日，“上海汽车电子芯片产业联盟”在2022中国国际汽车电子高峰论坛上正式揭牌成立，市经信委一级巡视员傅新华参加揭牌仪式。该联盟是在上海市经济和信息化委员会的指导下，由上海市集成电路行业协会和上海市交通电子行业协会联合上汽集团、联合电子、华大半导体等40多家产业链企业共同发起，旨在推动构建完善的生态体系，建立开放共享、合作共赢的产业生态，提升上海汽车电子芯片产业的核心竞争力。上海汽车芯片产业联盟的成立，也将进一步推动上海、长三角乃至全球汽车电子上下游产业链密切合作，营造出车芯联动的生态发展环境。

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美国又制裁中国企业了，国产CPU中最出名的龙芯，这次也被美国列入了“实体清单”，意味着接下来，没有获得美国许可的话，龙芯也不能使用美国的技术、设备等等，这个级别与针对华为的级别是一致的。那么问题来了，龙芯被制裁后，影响有多大？美国为何要制裁龙芯？很多网友说是利好，真的是利好？先说说影响有多大？我们知道龙芯是一家Fabless企业，即只设计不制造芯片的企业。而Fabless在设计芯片时，一是会用到指令集，二是用到各种IP核，三是要用EDA软件。

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3月2日，由阿里巴巴平头哥举办的首届玄铁RISC-V生态大会在上海举行。大会以“开放、连接”为主题，英特尔、谷歌、Canonical、Imagination、海尔、支付宝、网易有道、创维酷开等全球数百家企业及机构代表齐聚一堂，成为中国RISC-V发展史上规模最大的一次会议。经过约5年时间建设，中国RISC-V生态已初具规模。中国工程院院士倪光南在会上表示，今天RISC-V是中国CPU领域最受欢迎的架构，成为推动新一代信息技术发展的新引擎。

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天翼物联物联网研究中心王志成博士，从个人角度提供以下6个方面的分析判断。1、产业规模，连接规模和收入规模全面增长。2、发展模式，物云融合的协同化发展方式。3、5G物联，多重因素促进首波规模增长。4、C端市场，人物融合终端实现快速崛起。5、物联转售，从局部试点走向规模化商用。6、芯片模组，境外制裁推动国内市场内卷。

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本次带来Vivado系列，Vivado逻辑分析仪使用教程。传统的逻辑分析仪在使用时，我们需要将所要观察的信号连接到FPGA的IO管脚上，然后观察信号。当信号比较多时，我们操作起来会比较繁琐。在线逻辑分析仪就比较好的解决了这个问题，我们可以将这些功能加到FPGA设计当中。在线逻辑分析仪也同样是在FPGA设计中，通过一个或多个探针来采集希望观察的信号。然后通过JTAG接口，将捕获到的数据通过下载器回传给我们的用户界面，以便我们进行观察。

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所选FPGA是ZYNQ-020 SoC，摄像头是便宜的Raspberry PI摄像头，带有两个红外LED，最大分辨率为 1080p@60Hz。该项目展示了一些红外图像处理算法，如坏点校正、中值滤波器、低通滤波器（平滑滤波器）、图像锐化、边缘检测等，这些算法可以提高图像质量。

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IC技术圈的小编们推荐了21本书，并且写下了推荐语。这是一份动态、实时更新的书单（http://iccircle.com/book）。

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2023年已经过去一个月了，又到了春暖花开、万物萌动的季节。今天这篇简单聊一下作者对两个求职环节的看法。您现在薪资多少？请提供两个证明人做背调。本文讨论了这两个敏感问题怎么回答比较好。您有什么看法，欢迎留言讨论。

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经常会碰到说某块内存是cache的，还是non-cache的，它们究竟是什么意思？分别用在什么场景？non-cache和cache的内存区域怎么配置？这篇博文将会围绕这几个问题展开讨论。Cache，就是一种缓存机制，它位于CPU和DDR之间，为CPU和DDR之间的读写提供一段内存缓冲区。cache一般是SRAM，它采用了和制作CPU相同的半导体工艺，它的价格比DDR要高，但读写速度要比DDR快不少。

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为了向身边初学的小伙伴展示UVM最简单的工作机制，曾经写过的一个简单的令人发指的小demo，记录一下，送给初学的朋友。

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你有没有感觉做设计的时候，似乎用到的各种模型和算法都很模糊？特别是cell delay和绕线delay。本文力图消除这种模糊的感觉。NLDM， none lineal delay model即非线性模型，这个模型属于电压源模型。输出v不变，load上cap变化不会对电压影响。明显不适用与现在的大规模先进工艺design。已经淘汰了，米勒效应，温度的变化，高阻互联这些效应也解释不了。CCS，con_current source即复合电流源模型，这个模型属于电流源模型，输出I不变，load上cap变化会对I影响，V也变化。CCS模型计算出的cell delay可能比NLDM模型准确。对于计算Net delay，CCS模型中的驱动模型（随时间变化的电流源模型）肯定要比NLDM模型中的驱动模型（线性变化的电压源模型）更准确。

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设计码完代码后，有时候想简单调试一下基本的通路，此时还没有验证资源进来，可以仿照modesim仿真的方法，创建一个.v/.sv的顶层，里面例化DUT，里面加预期激励。下面是VCS/XRUN两种仿真工具最简单的demo，spi_slv.v是待测dut, tb_top.sv为顶层top,例化dut, 里面添加对应的激励。

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本系列共7篇，本篇是最后一篇。RIFFA的Linux驱动文件夹下有6个C源码文件，riffa_driver.c、riffa_driver.h、circ_queue.c、circ_queue.h、riffa.c、riffa.h。其中riffa.c和riffa.h不属于驱动源码，它们是系统函数调用驱动封装的一层接口，属于用户应用程序的一部分。circ_queue.c和circ_queue.h是为在内核中使用而编写的消息队列，用于同步中断和进程；riffa_driver.c和riffa_driver.h是驱动程序的主体。

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formal和simulation一样，也是基于coverage-driven的验证方式；针对formal的coverage metrics，可以分为以下几种（不同工具定义略有不同，本文以Jaspergold为例）：code coverage、functional coverage。以覆盖率作为sign-off的标准，各家工具略有不同，但大体一致，分为6个步骤……

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如何解决SV进程之间的冲突？示例代码中，如何保证在仿真时间不前进的情况下，保证c=b这句话后执行？只需要在c=b之前加一句uvm_wait_for_nba_region();

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网表布局布线前，未进行时钟树综合，保持时间尚未修复，此时我们也可以由DC/PT写出SDF文件进行综合网表仿真，但是此时的SDF文件中的保持时间为假的，可能导致出发器违例造成X态传播，造成仿真失败。本文介绍了两种方法来解决这个问题。

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本篇分享一下天线的基础知识，内容来源于网络（ZTE中兴）。

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在面向对象的世界里，继承是一个为人所熟知的概念，也是OOP的方法论之一。继承则又可以分为单继承和多重继承。单继承是比较常用的思路，比如经典的继承例子：麻雀类继承于鸟类，鸟类继承于动物类，子类不仅具有父类的属性和方法，同时还有自己的特质。而多继承则是表明子类可以同时具有多个父类，兼具多种“角色”的属性和方法。在SV 2012标准里引入了接口类（interface class）和实现（implements），可以实现多重继承的设计。

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ICC2工具支持不同的floorplan形式，以满足您的设计要求。主要包含以下几种：Channeled Floorplans、Abutted Floorplans、Narrow-Channel Floorplans。以上三种floorplan形式参与的项目都有在用，实际中应该根据自己的设计选取友好的floorplan方式。

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作为一个FPGA开发者，之前对于DDR的使用，一直仅限于对厂商接口的使用，像无论是Xilinx还是Intel，在使用DDR时甚至IP配置参数都不需要了解，直接从老的工程里把IP拷贝过来就可以，而在使用DDR时只需要会使用AXI4/AvalonMm标准总线接口就行了。混了这么多年，本着够用即可，再往下稍微了解些。个人总结，浅入浅出。让我设计一个控制器那可是难为我了。

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在SystemVerilog中，我们知道可以使用动态数组实现数组元素个数的动态分配，即随用随分，其中元素在数组中的索引是连续的，但是如果要实现数组元素访问时不采用连续索引的话，采用动态数组和定宽数组就不是很合适，容易造成空间的浪费，为此在SystemVerilog中引入了关联数组（Associative Array），实现了一种查找表，该查找表的索引可以根据用户需要指定，不限于整形，其内存空间直到使用时才会分配，即只针对写入的元素分配存储空间，其使用方式类似于Perl等其他语言中的哈希结构。关联数组与其他数组表面上的不同主要体现在数组的索引上，非关联数组的索引一般都是整型变量，而关联数组的索引可以是任何的数据类型。下面我们将通过示例说明关联数组是如何定义和常用的方法如何使用。

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首先，从理论上讲，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合之后可以不考虑Hold Time，只考虑Setup Time；即便此时Hold Time违例，我们也不需要去理会。在Place Design之后再去看Hold Time，如果此时Hold Time的违例比较小（比如-0.05ns），还是不需要理会的，因为工具在布线时会修复Hold，但如果Slack太大了，无法修复了，就会牺牲setup来弥补hold。如果出现了hold的违例，我们首先要分析时序报告，看是不是clock的skew太大了，hold违例一般都是时钟的skew太大导致，如果skew太大，就要检查原因了，是不是时钟路径上有buffer导致的，或者是因为时钟跨SLR这种路径太长导致。如果时钟路径上并没有什么多余的buffer或者逻辑，那使用全局时钟网络带来的skew是最小的。

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Verdi是一个功能强大的debug工具，可以配合不同的仿真软件进行debug，很多企业常用的就是VCS+Verdi或或者Xcelium(xrun)+Verdi的方式进行代码的仿真与检查，Verdi使用情形主要是IC验证工程师(Debug)，IC设计工程师(Review)。总之，Verdi很重要，作为一名ICer要是不会用Verdi，确实说不过去。

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将一个二进制bin文件转换为64位宽的十六进制hex文件：这里需要用到binascii，binascii 是 Python 标准库中的一个模块，提供了二进制数据与 ASCII 字符串之间的转换方法。

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在芯片设计阶段末期，因为schedule的需要，往往出现的情况是RTL code已经freeze了，但是相关的验证还没完成，这时候如果再发现code有问题，需要修改的话，就要直接修改网表（netlist），而不是直接修改RTL code那么简单了。本文介绍了几种always RTL和综合netlist的对比。

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在直接采样 RF 设计中，数据转换器的特征通常是 NSD、IM3 和 ACLR 参数，而不是 SNR 和 ENOB 等传统指标。在软件定义无线电和类似的窄带用例中，量化落入感兴趣频段的数据转换器噪声量更为重要；传统数据转换指标不适合这样做。本白皮书首先介绍了传统 ADC 参数（SFDR、SNR、SNDR (SINAD) 和 ENOB）背后的数学关系，并说明了为什么这些指标可以很好地表征宽带应用（例如超外差接收器）中的数据转换器。然后描述了为什么这些指标不适用于不能在其全部奈奎斯特带宽上运行的数据转换器，如在 SDR 等直接射频采样应用中。详细介绍了 NSD、IM3 和 ACLR 的推导和测量。

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最近有很多知乎和eetop的小伙伴跑来问是否能辅导今年集创芯海杯的MCU用SAR ADC的赛题。关于这个题目我在不同场合和不下20个业内资深人士讨论过。我们的共同结论是，题目出得太离谱，所以我今天就来说说我对这个题目的看法。首先，我奉上我前些年做MCU时调研MCU里ADC的IP的结果。

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IC技术圈网站又添新功能：IC技术圈问答，可以交流任何IC技术问题。

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IC技术圈自有媒体平台，面向IC行业内有宣传需求的公司和个人，可接公司宣传、公司招聘、产品宣传、芯片培训、外包服务等芯片相关的广告和软文。

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本次设计没有用按键控制数字时钟的秒，采取"Top to down"设计思想，分模块设计。大家可以自己做拓展设计再使用一个按键控制数字时钟的，然后用第三个按键来控制数字时钟的运行。

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