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Systemverilog中的Process(1)--产生进程的方式
#验证
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杰瑞IC验证
验证工程师经常犯的错误(4)---符号位扩展问题
#验证
#SV
杰瑞IC验证
秋招小结
#求职就业
#教程
#UVM
#SV
摸鱼范式
手把手教你如何使用SV宏
#验证
#SV宏
#macro
IC验证分享圈
你还在用plusargs传递参数吗?来试试这个玩法~
#验证
#UVM
#SV
当面对很多验证组件,并且有很多命令行参数需要传递的时候,如何才能简单的实现给这些组件传递命令行参数呢?
杰瑞IC验证
SystemVerilog中的Process(2)--进程的控制
#验证
#SV
本文主要讲解named block、wait _order、wait _fork、disable、SystemVerilog中的内建process类等
杰瑞IC验证
SV中import和include的区别
#验证
#SV
此公众号主要分享数字IC相关的学习经验,做公众号的目的就是记录自己的学习过程,这篇文章主要介绍SV中import和include的区别
Andy的ICer之路
IC验证er一起学点设计模式(1)---单例模式
#验证
#SV
#UVM
#面向对象
众所周知,目前IC验证行业使用最主流的语言是SystemVerilog,这个语言有一个重要特点就是它是面向对象的语言。对于面向对象的语言,想要把代码写得更“牛逼”,其实就绕不开一个概念叫“设计模式”。
杰瑞IC验证
怎么在sequence中调用agent中的函数以及如何快速实验你的想法?
#验证
#UVM
#SV
通过本篇文章主要想送给广大验证初学者和爱好者2件礼物:“一条鱼”和“一只鱼竿”。希望大家连吃带拿,开开心心地。
杰瑞IC验证
数字IC合集(超级全面,持续更新)
#验证
#设计
#验证
#总线
#FIFO
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#UVM
#软件
#工具
初学者必看的合集!
ICer消食片
SystemVerilog中关于function、task、automatic、input、output、inout和ref问题
#验证
#SV
#task
#function
几个简单的例子,加深对function和task的理解。
ICer消食片