在逻辑设计电路中，FIFO是经常使用的电路单元之一，根据数据延时不同，FIFO可以分为预取FIFO和非预取FIFO（标准FIFO），其中预取fifo能够提高后级模块的处理效率，在高速设计中经常被使用。比如，FWFT在需要低延时访问数据的应用以及需要根据读取数据的内容进行节流的应用。

在原有的FIFO的基础上增加使能控制器和输出寄存器单元也就是FWFT Adapt逻辑 。其中使能控制器完成普通FIFO和FWFT FIFO 的rd和empty的转换。输出寄存器则是直接连接FIFO/RAM输出的数据作为最终FWFT FIFO的读数据rdata。

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SRAM的除过主要的memory array意外，还可以包含可更多可测性的支持和扩展

可测试性设计（Design for Testability）是一种集成电路设计技术。它是一种将特殊结构在设计阶段植入电路的方法，以便生产完成后进行测试，确保检测过后的电子组件没有功能或制造上的缺陷。电路测试有时并不容易，电路的许多内部节点信号在外部难以控制和观测。通过在半导体工艺中添加可测试性设计结构，如扫描链等，并利用自动测试设备执行测试程序，可以在生产完成后立即进行质量检测。有些特定的设备会在其最终产品的组件上加上测试功能，在消费者的使用环境下执行时一并测试。测试程序除了会指出错误信息外，还会一并将测试的日志保留下来，可供设计人员找出缺陷的来源。更简单的说，测试程序会对所有的被测设备输入测试信号，并期待它们给出预期的正确回应。如果被测设备的回应与预期回应一致，则可得知电路正常，否则 即为测试错误。为了方便使用测试程序检测错误，电路设计阶段不可忽视可测试性设计。在可测试性设计的规则确认完善下，可以利用自动测试图样发生器进行更复杂的测试。

GOF ECO内置了方便快捷的DFT DRC（Design Rule Check）方案，让芯片设计工程师做芯片功能ECO时不需要因DFT问题而考虑折中。GOF DFT DRC工具可以检查扫描链中的问题，或者手工ECO造成误操作，如shift enable pin误接到0。

Mbist方法是目前大容量存储器测试的主流技术，该技术利用芯片内部专门设计的BIST 电路进行自动化测试，能够对嵌入式存储器这种具有复杂电路结构的嵌入式模块进行全面的测试。MBIST 电路将产生测试向量的电路模块以及检测测试结果的比较模块都置于芯片的内部，在测试完成后，将测试的结果通过芯片的测试引脚送出到芯片的外部。

在集成电路（IC）制造与测试过程中，CP（Chip Probing，晶圆探针测试）和FT（Final Test，最终测试）是两个重要的环节，它们承担了不同的任务，使用不同的设备和方法，但都是为了保证产品的质量与可靠性。