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版图ECO的那点事（中）

#后端 #APR #ECO #ICC

艾思后端实现

揭秘Xilinx FPGA的ECO功能

#FPGA #xilinx #FPGA #ECO

瓜大三哥

芯片ECO(一)

#后端 #ECO

ECO通常包含timing ECO，function ECO，我们本节看看timing ECO。timing ECO通常先将PD设计加载到tempus进行timing signoff分析，通过eco_opt_design等命令fix remaining timing violations，并产生ECO脚本，在innovus中执行ECO脚本后，QRC提取寄生参数，再次进行tempus时序分析。

全栈芯片工程师

setup和hold互卡的几种情况和解决办法

#后端 #STA #ECO

Timing互卡的情景分析。

志芯

LEC和ECO中的latch要怎么处理

#后端 #ECO #LEC

尽管在全同步数字电路设计中建议禁止用latch，但latch在数字设计中还是有一些优势，比如面积比dff小、可以利用latch来borrow setup timing、保持数据bus、或者是实现特殊的异步锁存电路，所以在实际项目中还是偶尔会在网表里见到latch。ICG（Integrated Clock Gate集成门控时钟）也是一种latch的应用，利用latch来消除时钟毛刺。但是在做lec和eco时，普通latch与icg却需要不同的处理。

NanDigits

时序（Timing）对功能ECO有多重要

#自动化 #功能ECO

功能ECO主要指当RTL更新后对后端APR网表做的功能方面的改动。功能ECO可以由手工或者自动化工具完成，得到ECO网表。再由后端布局布线工具（如ICC2、Innovus）读入ECO网表，进行ECO Place和ECO Route。时序ECO主要指为了解决后端ECO Route时的setup和hold时序违例，可以用后端工具指令、外部工具（本厂或者第三方）、人工替换Cell、优化DRC等方法完成。

NanDigits

【IC技术圈专栏】Accelerating ECOs in SOC Design

#前端 #综合 #ECO #大芯片

When a functional ECO is required, and it pertains to a specific sub-module, the design team aims to restrict the ECO to that particular sub-module rather than initiating synthesis for the entire design.

NanDigits

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