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什么是STA静态时序分析，有什么作用？【FPGA/数字IC笔试面试】
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STA静态时序分析（Static Timing Analysis）
FPGA探索者
FPGA STA(静态时序分析)
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静态时序分析简称STA，它是一种穷尽的分析方法。它依照同步电路设计的要求。依据电路网表的拓扑结构，计算并检查电路中每个DFF（触发器）的建立和保持时间以及其它基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之中的一个，不需要设计者编写测试向量，由软件自己主动完毕分析，验证时间大大缩短，测试覆盖率可达100%。
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