Synopsys FusionCompiler介绍

本篇文章给大家讲解逻辑综合相关的内容。

在设计芯片的过程中，综合是一个关键步骤，它将硬件描述语言（如Verilog或VHDL）转换为门级的网表。为了确保综合后的设计满足性能、面积和功耗等要求，正确设置SDC约束至关重要。

GOF ECO内置了方便快捷的DFT DRC（Design Rule Check）方案，让芯片设计工程师做芯片功能ECO时不需要因DFT问题而考虑折中。GOF DFT DRC工具可以检查扫描链中的问题，或者手工ECO造成误操作，如shift enable pin误接到0。

Mbist方法是目前大容量存储器测试的主流技术，该技术利用芯片内部专门设计的BIST 电路进行自动化测试，能够对嵌入式存储器这种具有复杂电路结构的嵌入式模块进行全面的测试。MBIST 电路将产生测试向量的电路模块以及检测测试结果的比较模块都置于芯片的内部，在测试完成后，将测试的结果通过芯片的测试引脚送出到芯片的外部。

OCV（On-Chip Variation）对时序的影响：晶片上的PVT变化，或者说“芯片内变异”（OCV），会引起时序变化。如果在分析和优化过程中未考虑OCV，可能会导致实际的时序违规被遗漏——考虑以下极端示例：工艺变异本质上是随机的，可能因晶体管而异。电压和温度变异则是系统性的，并且随着相关单元之间距离的增加而增大。

用Formality做大规模设计的RTL vs APR ECO网表的signoff等价性检查通常难度很大。即使有svf的帮助也会经常不过，因为这时我们一共有两到三个svf：老RTL综合的svf，新RTL综合的svf，后端icc2优化产生svf（如果用icc2做后端实现），还有新旧两版rtl diff差异的svf。这些svf同时被读进formality后，有些accept，有些reject，这些reject通常很难一条一条的拿出来review为什么会被reject。另一方面，由于dft、（icc2以外的）后端工具优化、自动或者手工eco等都会导致formality不能正确mapping。

ECO算法，尤其在功能ECO领域，涉及许多阶段，每个阶段都需要从一组潜在候选结果中选择最佳结果。这些阶段也包括关键点映射（keypoint mapping），算法必须比较参考网表和实现网表之间的数百个关键点对（keypoint pairs），以确定正确的mapping关系。同样，在端口反相检查时，算法必须确定数百个端口的相位是否有反相。这些操作是计算密集型的，不容易并行化，从而导致处理时间很长。这就是AI发挥作用的地方，ai提供了一个解决方案，从历史ECO数据中提取有意义的pattern。通过从过去的决策中学习，AI可以在新决策时提供智能的指导，从而大大提高效率。