IC技术圈
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IC知识图谱

FPGA 前端 验证 后端 自动化 模拟 求职就业 管理
验证阶段思考——反馈&升级
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UVM实战[三]
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PMP质量保证和质量控制在IC验证中的实践与思考
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[十四]Cracking Digital VLSI Verification Interview

UVM实战[二]

[systemverilog]reg、wire、var和logic傻傻分不清

验证阶段思考——“清单思维”

当我们做后仿时我们究竟在仿些什么

SystemVerilog中Assertions

SystemVerilog的一个简单验证demo

SystemVerilog和UVM到底是啥关系?

啥?100个agent?这个台子怎么搭?

SystemVerilog面试题(26-30)

验证面试攻略专辑

UVM常考概念题

IC验证工程师高效战斗手册

用SV写一个蒙哥马利算法的参考模型

[400题]验证工程师面试宝典-完结篇

IC验证工程师高效战斗手册--提问之道(上篇)

谈谈UVM中的Factory机制

Verilog仿真事件队列

你的case真的pass了吗?

人人都会用到,但是大部分人不清楚是什么的“神秘空间”

Systemverilog中的Process(1)--产生进程的方式

IC验证工程师高效战斗手册--接到验证任务与前期高效学习

我的第一个UVM代码——Hello world

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