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IC技术圈
致力于建立知识、人的联系
IC技术圈期刊 2022年 第08期
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硅芯思见:SystemVerilog类中的静态方法和属性
#验证
#SystemVerilog
#Static Method
在SystemVerilog中关于方法有两种“static”,一种是具有静态生命周期的方法(参见《SystemVerilog中的生命周期lifetime》),另一种则是静态的方法,两种“static”方法在声明时“static”关键字所处的位置是不同的,本文将主要针对静态方法进行说明。在SystemVerilog中,类中方法的生命周期是动态的(automatic lifetime),不能将类中的方法声明为具有静态的生命周期,但是可以将类中的方法声明为静态方法(static method),那么这种静态方法有哪些特点和使用注意事项呢?本文我们将通过示例进行说明。
硅芯思见
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FPGA STA(静态时序分析)
#FPGA
#静态时序分析
#时延要求
#验证
静态时序分析简称STA,它是一种穷尽的分析方法。它依照同步电路设计的要求。依据电路网表的拓扑结构,计算并检查电路中每个DFF(触发器)的建立和保持时间以及其它基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之中的一个,不需要设计者编写测试向量,由软件自己主动完毕分析,验证时间大大缩短,测试覆盖率可达100%。
FPGA技术江湖
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【Innovus】记录后端的一些小心得
#后端
#innovus
分享innovus的使用经验,一些细节不注意可能会出大问题
ExASIC
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数字后端工程师找工作时需要考虑哪些?
#求职就业
本文主要讲述数字后端找工作时该注意哪些问题,纯属自己的想法。
小蔡读书
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FPGA布线拥塞主要原因及解决办法
#FPGA
#FPGA
#芯片
介绍了FPGA设计中,利用Vivado进行布线拥塞原因分析和对应的解决办法。
FPGA算法工程师
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RTL与HLS强强联合打造FPGA新开发之路
#FPGA
#hls
#xilinx
高层次综合(High-level Synthesis)简称HLS,指的是将高层次语言描述的逻辑结构,自动转换成低抽象级语言描述的电路模型的过程。
OpenFPGA
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SystemVerilog | UVM | Sequence的仲裁和锁定,还有要避开UVM的bug
#验证
#UVM
#SystemVerilog
#Sequence
比较多的干货,也偏保姆级,介绍Sequence之间发生竞争的时候,我们需要或者说可以做些什么,包括如何配置sequence的仲裁算法和优先级、如何让sequence占用sequencer(这个地方UVM 1.2有个bug),以及如何中断sequence的执行。
芯片学堂
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优秀的 Verilog/FPGA开源项目介绍(三十三)- 基于ARM核的复杂项目
#FPGA
#arm
#xilinx
得益于Risc-V的兴起,ARM公司在前几年把m3和m0的内核通过Design_Star的活动给开源了,开发者只需要在ARM网站上注册就可以下载源码或者是IP核来直接调用,目前来看比较完善的有Xilinx和Gowin这两家体验挺好。其中Vivado中开发目前比较广泛及方便。 今天介绍几个基于ARM M0/M3的开源项目。
OpenFPGA
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为什么说 CPU 是人造物的巅峰?
#前端
#验证
#IC验证
#就业
#求职
#芯片
#秋招
#薪资
#前端设计
如果把CPU和城市作类比,其中的控制及协调模块可以类比为政府及协调部门、电源模块相当于供电部门、内部的走线相当于街道,而其中一个有一个的小模块可以看做是小区、工业区、大学城等。但和城市不同的是,这些复杂的功能模块都要集成在指甲大小的芯片中.
OpenIC
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HDLBits: 在线学习 SystemVerilog(零)-在线“巡礼” HDLBits
#FPGA
#hdlbits
#sv
在线“巡礼” HDLBits
OpenFPGA
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我们击败了著名设计服务公司。一片悲观中,机会在这里。
#后端
可能未来口碑比较好,技术水平过硬的工程师,真有可能不再依赖于所在公司的名气,而是靠个人的名气来吸引客户。
白话IC
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逻辑综合的流程和命令
#后端
#综合
综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。逻辑综合通常用来做工艺较老的项目,或者较新工艺的面积和时序的评估。因此,前端设计工程师掌握逻辑综合的流程和相关EDA工具是必须的技能,可用来评估和提升设计代码的质量。
ExASIC
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