IC技术圈期刊 2022年 第03期

类别: FPGA(8) 前端(13) 验证(6) 后端(2) 嵌入式(1) 自动化(0) 模拟(1) 求职就业(2) 管理(0) 软件(2) 按月份
平头哥开源项目wujian100_open | 基于VCS+Verdi的仿真
#前端
数字ICer
平头哥开源项目wujian100_open | 基于synplify+vivado生成bitfile
#前端
数字ICer
ARM Mali GPU | G710、G610、G510、G310
#前端
数字ICer
MyHDL,体验一下“用python设计电路”
#软件 #EDA #myhdl #前端设计
用myhdl写了一个模块,里面有两个计数器:cnt1从0计到9,当cnt1=9时,cnt2从0计到4。不仅可以输出verilog,还可以仿真产生vcd和看波形。
ExASIC
如何管理IC研发过程产生的bug
#软件 #jira #bugzilla #bug
bug的跟踪管理是至关重要的工作。
ICer消食片
芯片设计入门到放弃指南
#求职就业 #入门
数字ICer
SystemVerilog中格式化输出域宽(field width)如何设置
#前端 #SystemVerilog #Field Width
在使用$display等方法格式化显示数据时,经常需要指定显示数据的对齐方式,一般情况下会在百分号(%)和指定基数之间通过指定域宽(field width)实现要显示数据的对齐格式。本文将示例field width在格式化显示中的使用方法。
硅芯思见
SoC Verification Flow
#验证 #SoC #流程
ICer消食片
用NanDigits GOF LEC做一致性检查
#验证 #LEC #EDA
录了一段视频,来体验一下用NanDigits GOF LEC做LEC。
ExASIC
用spinal生成了一个计数器
#前端 #spinalhdl
写verilog不就是时序逻辑和组合逻辑嘛,counter正是一个很好的hello world例子。
ExASIC
使用Verdi的小技巧(四)
#前端 #Verdi #仿真
EDA工具Verdi使用小技巧
icsoc
SystemVerilog中相互“嵌套”的队列和动态数组
#验证 #SystemVerilog #Queue #Dynamic array
本文示例实现队列和数组之间的相互嵌套存储
硅芯思见
ARM的前世今生
#前端 #行业
深入剖析ARM发展史
码农的假期
0基础入门数字IC后端的学习指北(强烈建议收藏!)
#后端 #数字后端入门
0基础入门数字IC后端的学习指北
吾爱IC社区
芯片Tapeout前到底应该如何来做signoff?
#后端 #芯片tapeout #signoff #checklist
芯片Tapeout前到底应该如何来做signoff?
吾爱IC社区
Verilog复杂逻辑设计指南-ALU
#FPGA #ALU #运算 #算术逻辑单元
使用Verilog可以方便地实现复杂的设计。现在,设计复杂性增加,设计需要针对低功率、高速和最小面积进行优化~
OpenFPGA
美女程序媛:基于FIR滤波器的带限白噪声的设计
#FPGA #FIR滤波器 #带限白噪声 #LFSR IP核
传统的高斯白噪声的产生是将多个m序列通过D/A转换器,然后通过滤波器得到,比较繁琐。本项目将通过线性反馈移位寄存器和FIR滤波器完成。首先通过matlab中wgn函数生成高斯白噪声,并将生成的噪声数据存入到rom中,然后通过LFSR产生m序列伪随机码作为rom地址对噪声数据进行读取增加其随机性,最后将输出的随机噪声通过FIR滤波器得到带限白噪声。
FPGA技术江湖
压缩算法 | 基于FPGA的Varint编码实现(附代码)
#FPGA #压缩算法 #Varint编码实现 #代码分享
什么是Varint编码呢?首先我们来介绍一下Varint编码,Varint编码就是一种用一个或多个字节将数据序列化,并对数据进行压缩的方法,因此也可以称之为Varint压缩算法。在进行数据传输过程,我们经常用大位宽来进行数据的传输。有时候是32位或者64位传输某个数据,然而,一直使用大位宽来传输数据也有它的缺点,比如传输很小的数据时,会造成资源的浪费。
FPGA技术江湖
2021秋招面经——华为
#验证 #秋招 #求职 #面试 #笔试
秋招华为面试经验!
ICer消食片
SOC基础学习(二)流水线与冒险
#前端 #SOC#IC设计#流水线#冒险
SOC基础学习(二)流水线与冒险
Andy的ICer之路
字节内推!薪资40+达不溜!
#求职就业 #秋招 #IC设计验证 #实习 #内推
字节内推!
Andy的ICer之路
怎么设计一个Gfree mux电路(含代码)
#前端 #gfree mux
gfree mux的代码设计
数字IC小站
Xilinx FPGA中HP HR HD bank分别是什么用途
#FPGA #Xilinx #Bank
傅里叶的猫
【经验分享】毕业后做了一年验证工程师以后,他有了这些经验
#验证
摸鱼范式II芯片验证之路
ICG
#前端 #icg #asic #低功耗
我们真正理解ICG吗?
精进攻城狮
AI赋能5G,利用神经网络进行信道估计
#FPGA #5G #AI #CNN #信道估计
从目前的创新态势上看,AI技术将逐步融入无线通信系统设计中。本文通过利用MATLAB自带的5G工具箱和升读学习工具箱,通过一个示例,体验通过神经网络训练,实现对插值后的信道进行估计,实验表明,神经网络可以获得更小的MSE信道估计,获得更佳的估计结果,有利于指导B5G时代和6G的基带处理单元设计。
FPGA算法工程师
欢迎加入【FPGA算法工程师】技术交流群
#FPGA #算法 #IC设计
技术交流,知识共享,共同进步。
FPGA算法工程师
UWB,可以应用到生活中的方方面面
#嵌入式 #UWB
你是否曾经梦想过在你靠近时让你的前门自动解锁?或者希望你的房子能够预测你的需求并在你坐在沙发上时设置灯光和电视?或者,当医生在医院轮班时,你可能希望准确定位关键的健康监测设备,UWB 独特的精细范围功能正在使这些以前不可能的应用成为现实!
ZYNQ
怎么学习FPGA?这几本电子书帮你事半功倍
#FPGA #verilog#
好的书不在于多少,而在于能够取其精华去其糟粕,编者给大家推荐几本FPGA系列学习电子书籍,包括了CPLD/Verilog编程语言基础与设计,数字IC、基本逻辑、组合逻辑等基础电路,Vivado平台开发与调试、集成开发环境使用及相关技巧,FPGA数字信号处理、数字图像处理及各种FPGA实战项目设计案例等等。
ZYNQ
国产化复旦微电子 FMQL45T900 FPGA开发板( 替代Xilinx ZYNQ ARM+FPGA 7045开发板)
#FPGA #复旦微
国产化复旦微电子 FMQL45T900 FPGA开发板( 替代Xilinx ZYNQ ARM+FPGA 7045开发板)
FPGA技术联盟
2022ISSCC|奈奎斯特模数转换器第三篇详解
#模拟 #ISSCC
芯启示
时钟门控clock gating
#前端 #低功耗设计 #时钟门控
时钟是同步数字系统中的周期性同步信号,约占整个系统总功耗的40%。 芯片的中的功耗主要分为两部分:静态功耗(Static Power)和动态功耗(Dynamic Power)。所谓动态功耗,主要是由于信号的翻转从而导致器件内部的寄生RC充放电引起的
FPGA自习室
Verilog实现可参数化的带优先级的数据选择器
#前端 #数据多路选择器 #参数化设计
在FPGA设计中,大部分情况下我们都得使用到数据选择器。并且为了设计参数化,可调,通常情况下我们需要一个参数可调的数据选择器,比如M选1,M是可调的参数。
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