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SystemVerilog | UVM | Phase机制基础

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Phase机制在基于UVM的仿真中尤其重要，它是整个仿真周期中的同步机制。本文将介绍Phase的基础部分，包括Phase的概念、框架和应用实例。

SystemVerilog | UVM | 深入Phase机制，看懂Phase机制实现原理

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本文将在前面介绍Phase机制基本内容的基础上，到源代码中去了解Phase机制的实现方式，并且将尽可能以可视化的方式来呈现Phase机制源码的实现逻辑，属于Phase机制进阶篇。

SystemVerilog | UVM | 精讲RAL寄存器模型基础

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RAL（Register Abstract Layer，寄存器抽象层），通常也叫寄存器模型，顾名思义就是对寄存器这个部件的建模。本文要介绍的内容，包括对UVM寄存器模型的概述，如何构建寄存器模型，以及如何将寄存器模型集成到验证环境中。

SystemVerilog | UVM | RAL寄存器模型操作图鉴

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本文将展开介绍寄存器模型访问上的一些话题，包括寄存器域段的成员值、寄存器的前后门访问以及具体各种访问方法图示。

SystemVerilog | UVM | RAL寄存器模型操作图鉴

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寄存器模型操作，指的是通过寄存器模型对RTL中寄存器进行读写访问，或者同步寄存器模型与RTL中寄存器的值。本文将展开介绍寄存器模型访问上的一些内容，包括寄存器域段的成员值、寄存器的前后门访问以及具体各种访问方法图示。

SystemVerilog | 脱离代码谈芯片验证关键指标：覆盖率

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验证覆盖率（Verification Coverage）的存在是为了试图回答这样一个问题：“你怎么知道验证已经完成？” 实际上，就算验证覆盖率达到了100%，从逻辑上也不能保证当前的验证是完备的。只不过，100%的验证覆盖率，可以让工程团队对即将tape out的芯片增添不少信心。本文将重点厘清覆盖率相关的概念，以及在芯片开发流程中跟覆盖率相关的事项。

芯片开发必备工具 | 正则表达式(RegularExpression)使用指南

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在芯片开发过程中，正则表达式的使用非常常见。初次上手晦涩难懂，多用几次爱不释手！本文将概述正则表达式以及实用的匹配规则，并给出使用表达式的辅助工具：CheatSheet和在线测试工具。获取全文高清图片，可在公众号后台直接回复“正则表达式”获得下载链接。

SystemVerilog | UVM | Sequence的仲裁和锁定，还有要避开UVM的bug

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比较多的干货，也偏保姆级，介绍Sequence之间发生竞争的时候，我们需要或者说可以做些什么，包括如何配置sequence的仲裁算法和优先级、如何让sequence占用sequencer（这个地方UVM 1.2有个bug），以及如何中断sequence的执行。